专利名称：：使用并行剩余补偿的自适应加权干扰消除的系统、装置和方法
技术领域：
：本发明一般地涉及多址通信系统，更特別地，涉及用于加强多址干扰的抑制的系统、装置和方法。
背景技术：
：通常说来，蜂窝通信系统同时向在给定服务区域(例如小区)内的多个用户提供通信信道。这种通信信道包括上行链路，即移动终端到基站的通信信道，和下行链路，即基站到移动终端的通信信道，用来促进与许多用户的双向多址通信。但是，不管釆用哪个多址通信方案，在给定小区中可服务的用户数量都由上限所限制。例如，在时分多址(TDMA)系统中，可由各小区容纳的用户数量受时隙数量M限制，其在上行链路和下行链路频带内可获得。这些频带可表现为连续时间频率面，其中M个时隙可在时间频率面内获得。例如，能够与他们各自的基站同时通信的移动终端的数量等于M,由此第M用户在使用低占空比的上行链路的第M时隙中传送信号能量。从基站到移动终端的接收在下行链路中也类似受限。另一方面，在码分多址(CDMA)系统中，信号能量连续分布在整个时间频率面上，由此，通过采用宽带编码信令波形，每个用户共享整个时间频率面。这样，在CDMA系统中可同时容纳的用户数量不受时间频率面内可用的时隙数量的限制，但是它是通信信道内存在的用户数量和CDMA系统所采用的处理增益(PG)数量的函数。CDMA系统的PG定义为以赫兹(Hz)表示的扩展信号(spreadsignal)的带宽与以Hz表示的数据信号带宽的比率。在给定的CDMA信道内传送的用户数量，对所接收到的不理想信号功率的总量起作用，并由此是由CDMA信道内多址用户所引起的干扰信号功率的一种度量。这样，根据在CDMA接收器处呈现的PG和干扰信号功率，可以计算出可由给定的CDMA信道所支持的用户数量的上限。例如，如果所传送的数据信号的信息带宽为9600Hz并且数据信号的传送带宽为1.152兆赫(Mhz)，那么，PG=1152000/9600=120，或者20.8分贝(dB)。此外，如果CDMA通信系统的可接受的性能所需的比特能量-噪声谱密度比率(Eb/N0)等于6dB，那么，即使出现干扰信号功率超过14.8dB的情况，通信装置也能够完成它的目标。也就是说，接收器所允许的干扰容限计算为20.8-6=14.8dB。这样，如果扩展频语带宽中的每个用户不考虑位置通过理想的功率控制方案向基站天线提供相同量的信号功率，那么，可由该CDMA信道容纳10208=120位多址(MA)用户。因此，CDMA通信系统的思想是，通过尽可能容纳同信道通信装置的最大数量来消耗干扰容限。如上所述，这些同信道通信装置同时占用频率时间面，这就解释了在CDMA接收器处所见到的干扰或干扰功率。在理论上，如果他们各自的信号相互正交，则能够将CDMA信道内MA用户造成的多址干扰(MAI)减少到零。但是，实际上，同信道干扰，或者来自其他代码的交互相关仍然存在，因为，非同步到达的信号的延迟和衰减的复制品与它们的原始成分不是正交的。类似地，从相邻小区接收的信号对MAI起作用，因为，那些信号是不同步的，并由此与从本地小区接收的信号不正交。传统的CDMA接收器通过使用与用户的信号波形相匹配的滤波器库，将每个用户的信号解调成好像它是唯一呈现的信号。由于用户的信号也包含来自其他代码的交互相关，即干扰，所以随着用户数量的增加，或者随着干扰信号的相对功率变大，匹配的滤波器逐渐显现出不良的性能。这样，要求接收器能够确定在N条可能的消息中哪个是存在这一干扰时所传送的消息。已知的，基于最大后验概率(MAP)接收器原理的最大似然(ML)序列检测器是优选的接收器，用于执行存在干扰时的这种判定。但是，ML序列检测器的复杂性成指数地相关于正在处理的代码数量，这产生对计算和存储实施的抑制性挑战。尝试实现性能与复杂性之间良好平衡的现有技术已经产生了大量多用户检测(MUD)研究活动。在这些活动之中，多级并行干扰消除(PIC)技术，由于它相对较低的计算复杂性和良好的性能，为实时实施提供了一种很有希望的算法。特别是，在文献中完全PIC(Complete-PIC)和部分PIC(Partial-PIC)算法已引起了注意。完全PIC是一种相减干扰消除方案，其假设来自前一级的符号检测是正确的。然后，由前一级的^r测作出MAI估计量(estimate),该估计量随后从接收信号中完全减去。如果一些符号检测是错的，例如，当系统负载较高或者前面的级中有迭代时，将获得错误的干扰估计量，当其从接收信号中减去时，可能会引入比以前存在的更多的干扰。这一现象导致了传统完全PIC方案中所谓的"乒乓"效应。在这种情况下，消除整个所估计的干扰是不可取的。此时，可以通过在每级中引入权来执行MAI的部分消除，即部分PIC。以每个权的值采用O和1之间的值的约束，通过反复试验找到权。虽然，通过部分PIC实现了针对完全PIC算法的相当好的性能提高，但是已知的，每级中使用的权的选择极大地影响性能。因此，权的不正确选择根本不具有可接受的性能特征。尽管MAI减少技术持续发展，极少研究活动已经研究了这些技术的超大规模集成(VLSI)实施的可行性。虽然，完全PIC和部分PIC算法提供了良好的性能，并具有较低的计算复杂性，但是它们的实时硬件实施仍然极具挑战性。这些算法的商业化特别依赖于找到一种可行的VLSI体系结构，该体系结构能够有效地应用硬件资源，从而在它的设计中实现低功率和低成本。因此，在通信产业中需要一种MAI减少算法，其超越现有技术，进一步减少计算复杂性。此外，通过利用MAI减少算法固有的特性，减少了的计算复杂性将有助于其VLSI实施。本发明完成了这些和其他需要，并提供了超越现有技术MAI减少方法的其他优点
发明内容为了克服上述现有技术中的缺陷，并且为了克服通过阅读和理解本说明书而了解到的其他缺陷，本发明披露了一种用于多级、并行剩余补偿(PRC)接收器的系统、装置和方法，用来加强MAI抑制。本发明通过使用由自适应归一化最小均方(NLMS)算法计算出的用户特定权(user-specificweigh)，使得MAI估计精确度得到了改善。在这种方法中，避免了直接干扰消除，并且通过利用多个用户中的共同特性和MAI抑制算法本身的特性，实现了算法复杂性的减少。根据本发明的一个实施例，基于多级、归一化最小均方(NLMS)的、并行剩余补偿(PRC)接收器包括匹配过滤器级，其被耦合用来接收多用户信号，并适于为每个用户提供表示解调的比特流分组的数据符号。接收器进一步包括信号重构器，其被耦合用来接收数据符号，并适于为每个用户的数据符号生成调制的表示，以产生多用户信号的复制品；NLMS模块，其被耦合用来接收多用户信号的复制品，并适于计算复制品的加权估计量；和并行剩余补偿(PRC)模块，其被耦合用来接收复制品的加权估计量和多用户信号，并适于从复制品的加权估计量和多用户信号生成公用剩余误差信号。公用剩余误差信号最终从每个用户的数据符号中减去，以消除与每个用户的数据符号相关联的干扰。根据本发明的另一实施例，在多用户通信系统中估计从多个用户所传送的符号的方法包括计算多用户信号的加权估计量；通过从多用户信号中减去多用户信号的加权估计量，生成公用剩余信号；用功用剩余信号补偿每个用户的信号，从而为每个用户获得消除干扰的信号；以及为每个用户过滤消除干扰的信号，以获得每个用户所传送符号的估计量。根据本发明的又一实施例，关注了码分多址(CDMA)芯片组，其包含基于归一化最小均方(NLMS)的并行剩余补偿(PRC)接收器。接收器包括信号重构电路，其被耦合用来接收多用户信号，并适于为每个用户提供表示解调的比特流分组的数据符号，并进一步适于为每个用户的数据符号生成调制的表示，以产生多用户信号的复制品。基于CDMA芯片组的接收器进一步包括NLMS电路，其被耦合用来接收多用户信号的复制品，并适于累计(accumulate)由于多用户信号与多用户信号的加权复制品之间的差而生成的第一和第二加权信号，其中多用户信号的复制品包括第一扩频码(spreadingcode)比特流，以及第一和第二数据流。基于CDMA芯片组的接收器进一步包括并行剩余补偿(PRC)电路，其被耦合用来接收多用户信号的加权复制品，并适于从多用户信号的加权复制品生成第一和第二误差信号。第一和第二误差信号从每个用户的数据符号中减去，以消除与每个用户的数据符号相关联的千扰。根据本发明的再一实施例，关注了用于实现基于归一化最小均方(NLMS)的并行剩余补偿(PRC)接收器的一种方法，用于为多用户信号的每个用户减少多址干扰。该方法包括建立两条并行处理路径来对两组用户进行操作，其中每条处理路径以组合逻辑实现，用于连续地对每组用户进行操作。每条处理路径中的连续操作包括为一组用户中的每个用户估计符号，为一组用户中的每个用户计算加权的符号，为该组用户中的每个用户计算加权的总和芯片信号，从加权的总和芯片信号中为每个用户生成检测的比特矢量，生成检测的比特矢量的每个比特与每个用户的符号估计量之间的差，将差加入到每个用户的加权符号中，并且一旦检测的比特矢量的所有比特都处理完之后，为每个符号生成消除干扰的信号。描绘出表征本发明的这些和各种其他的优点以及新颖的特性，在其所附的权利要求中详细指出，并形成了其的一部分。但是，为了更好地理解本发明、它的优点以及使用它所获得的目标，将参考形成其一部分的附图及描述，其中图示并描述了根据本发明有代表性的系统、装置和方法的例子。联系下面图示的实施例描述本发明。图1示出了多用户通信系统的示范性系统图；图2示出了根据本发明的示范性片上系统(SoC)体系结构；图3示出了根据本发明用于调制器的示范性区域约束体系结构；图4示出了根据本发明用于多级、归一化最小均方(NLMS)接收器的示范性系统级体系结构；图5示出了根据本发明的示范性多用户匹配过滤器模块；图6示出了根据本发明用于每个符号的基于芯片(chip-basis)更新的示范性循环结构；图7示出了根据本发明的基础Sumsub-MUX-Unit(SMU)设计模块的示范性模块图；图8示出了图7的基础SMU设计模块的并行方向的示范性模块图；图9示出了根据本发明的示范性SMU加权符号(SMUw)模块图；以及图10示出了根据本发明用于加权总和匹配过滤器(WSMF)和剩余补偿(RC)的示范性模块图。具体实施方式本专利文件披露的一部分包括受版权保护的材料。该版权的所有者不反对通过本专利文件或者本专利公开中任何一个复制再现，因为它显示在专利和商标局的专利文档或记录中，然而在别的方面却无论如何保留所有版权权利。在下面各个示范性实施例的描述中，参考形成其一部分的附图，其中以图示方式显示的各个实施例可实现本发明。应当理解，可采用其他实施例，如可进行结构和操作的改变，而不脱离本发明的范围。一般地，本发明提供了一种新的、多级并行剩余补偿(PRC)接收器体系结构，用于加强码分多址(CDMA)系统中的多址干扰(MAI)的抑制。使用由自适应归一化最小均方(NLMS)算法计算出的一组权，改善了千扰估计的精确度。该算法获得了超越假设完全或者部分干扰消除的传统并行干扰消除(PIC)算法的显著的性能增益。为了减少复杂性，提取多码处理的共同特性，并将其用于导出PRC的结构，从而避免了直接干扰消除。导出的PRC结构将干扰消除从与用户数量的平方成比例的复杂性减少到相对于用户数量呈线性相关的复杂性。此外，本发明关注于使用简单Sumsub-MUX-Unit(SMU)组合逻辑的可升级的片上系统(SoC)VLSI体系结构。所提出的体系结构避免了专用乘法器的使用，这对于在硬件资源配置中实现至少十倍的改善是有效的。应用有效的基于精度C的高级综合(HLS)设计方法，来在FPGA系统中实现这些体系结构。通过调查多级并行性和流水线来实现硬件效率，这产生了超越传统设计的实质性改善。在根据本发明原理的一个实施例中，在专用集成电路(ASIC)内实施增强的MAI抑制算法，该专用集成电路进一步集成在各CDMA芯片组的物理层(HPY)处理引擎内。实施包括用于NLMS权更新的流水线体系结构、PRC和匹配过滤器元件。此外，本发明关注逻辑元件的优化，以用SMU组合逻辑代替专用乘法器。在替换实施例中，只要对于时间临界模块(timecriticalblock)所需的实时处理可以实现并行性和流水线的适当级别，就可以使用数字信号处理器(DSP)。对于基站和移动终端内利用扩展频谱技术的任何蜂窝通信算法，均可关注本发明的应用。这种通信系统包括CDMA系统，遵照例如CDMA2000、宽带CDMA(WCDMA)、用于WCDMA的高速下行链路分组接入(HSDPA)系统，和其他大容量、多址通信协议。图1显示了多用户通信系统100的示范性系统图，其中用户1至用户K表示至相应基站(未示出)的CDMA上行链路物理层的K个用户。尽管强调图1的CDMA上行链路，本领域普通技术人员应当理解，也存在相应的下行链路，只是没有示出。用户l-K共享公共的单通路信道116,其噪声估计为加性高斯白噪声(AWGN)114，因此区别一个用户与下一个用户涉及正交或几乎正交的代码的使用，以调制所传送的比特。扩频模块108-112的正交代码，或所谓的扩频序列，执行必需的调制。信道编码器102-106向多用户通信系统100提供误差校正功能，由此离散时间输入序列映射到展示冗余的离散时间输出序列。这种冗余对于提供噪声平均特性是有效的，它使得信道解码器128由于噪声、失真、衰减和类似情况而较少地受损于沟道效应。CDMA通信系统100可采用任意数量的调制方案，不过为了图示的原因，讨论扩频模块108-112内的四相相移键控(QPSK)调制方案。使用这种调制方案，用一组二进制比特&°("),"(")"{0,1},将发送器处第k用户的第n数据符号映射到星座点(constellationpoints)。在调制器(未示出)处的符号输出以相等的概率表示为4")={[—2《(")+1]+[—26((")+1]/}/W(1)在AWGN信道中，第n符号的第i芯片在接收器130处所接收的复基带信号表示为=t+("-树+(2)其中《!")和《")是第k用户的复信道幅度和传送功率。q[z+("-l)JV]是第k用户第n符号的第i芯片扩频码，并且值为(+Al)。N是扩频因子，i^[UV]是活动用户的数量，z(i)是带有双面频谱密度No/2的复加性高斯噪声的样本。通过收集一个符号持续时间内的N个芯片样本到矢量中，所接收矢量的表达式可表示为F=[.,-l)](3)可使用匹配过滤器118-122解扩频所接收的信号，并生成多用户的符号的软估计量，如下L0"C=(4)其中W=[e^^/A^是扩频码的交互相关矩阵，上标H表示厄米共轭。当交互相关矩阵w不为恒等式时，出现mai。1f。的元素，即，第k用户的符号估计量，由下式给出&=a+:SIX#)。(oc;(o(5)乂Vy=i,'=o然后，使用信道估计模块132和多用户检测器126,通过信道估计相位校正匹配过滤器输出，并送到多用户的信道解码器128。在解码器处，检测所估计的比特，如"g4ie(5^。./i))(6)"sgr^md./i)}(7)其中"，/，，表示点分割。矢量(6)和(7)中的元素如下给出=sgn[Re(S鹏(與)]加=sgn[Img訓/(8)多用户检测器126实施中使用的多用户检测器特定组基于干扰消除(ic)，特别是并行干扰消除(pic)。其概念是消除由除了希望的用户之外所有用户生成的干扰，因为可以使用pic实现较低的计算要求和硬件相关结构。传统地，使用迭代多级pic方法，因此一个特定级的输入是前面级所估计的比特。假设第(m-1)级的比特估计量为每个用户所传送的比特，通过排除特定用户重构信号，来确定每个用户在第m级处的干扰估计量。但是，如上所述，如果前面级的估计量不够精确，则pic算法会向信号引入更多的千扰。于是，为了获得更精确的干扰消除，根据本发明，在每级中引入一组部分权。根据符号估计的准确度，为每个用户选择各自的权。通过按照所接收的信号r(i)与所有用户的估计信号的加权总和之间的平方欧几里得距离，定义成本函数，通过使成本函数的均方差(mse)最小化，给出最优的权，《=arg—)min如《W](9)其中在第m级处所有用户的硬判定符号的加权总和由下式给出4，)=i《)[w)c(10)在此，<formula>formulaseeoriginaldocumentpage17</formula>是第m级的力cr权矢量，以及凸(—(j(/)f)…c《砂r)r是pic重构中多用户扩频器<formula>formulaseeoriginaldocumentpage17</formula>出矢量。将第m级中希望的响应与它的估计量之间的剩余误差定义为s(—。=—(0,通过以芯片速率上比特间隔中才乘作的迭代更新等式中的归一化最小均方(NLMS)算法，解决等式(9)的MMSE优化，<formula>formulaseeoriginaldocumentpage17</formula>其中/z是步长，。一-"是向NLMS算法的输入矢量。自适应PIC中每个用户的干扰以直接的形式为所有K个用户估计为<formula>formulaseeoriginaldocumentpage17</formula>为每个用户生成了消除干扰的芯片级信号，如g,K附)-f，)(13)以及4企测符号为^=士^"(柳(14)由于计算复杂性决定了所需硬件资源的成本，如功能单元的数量等，所以它是PIC方案实施中最重要的考虑因素之一。用于K个用户的一个芯片中直接形式PIC的复杂性为4K*(K-l)个实乘法、2K(K-l)个实加法和2K个减法。此外，存在一个"if，语句，映射到每个用户循环的硬件比较器，这使得循环结构不规则，无益于流水线。因此，根据本发明，考虑了所有用户的计算规则性，由此改变了"干扰估计，，和"干扰消除，，的等级(order)。因此，根据本发明的体系结构执行如下步骤。首先，通过将所有的用户的加权信号求和在一起来计算加权总和芯片函数，从而得到芯片速率样本中所接收信号的加权估计量，如a(o=|>，-1">'"](i5)其次，通过从初始信号中减去一信号，生成所有用户的公用剩余信号，如(16)第三，向每个用户补偿剩余误差，从而得到消除千扰的芯片信号，r(o=f(m)(o+《)(w-](n)最后，如上面等式(14)，可对校正的信号执行多用户"芯片匹配过滤器"。这样，上面四步骤所描述的程序实现了芯片级PRC(CL-PRC)结构。此外，通过在等式(15)、(16)和(17)中共同考虑匹配过滤器和剩余补偿步骤，能够利用第0级多用户匹配过滤器输出来生成符号级PRC(SL-PRC)体系结构。在芯片级，用于每个用户的加权符号的"扩频"和之后的"匹配过滤器"程序是多余的。因此，匹配过滤器仅对于加权总和芯片是必需的，执行如下并且符号级中最终生成校正信号的软判定匹配过滤器输出，为ST)=lroW-^,W+w*](19)在等式(13)扩频之前，等式(13)的最优加权符号(WS)可计算为w#]=wm)(iV—i)《m-"(20)并可随后存储在寄存器或阵列中。直接形式(DF)PIC结构、CL-PRC结构和SL-PRC结构的复杂性概要显示在表1中。可见，干扰消除复杂性从DF-PIC中的0(K2*N)等级减少到与用户数量呈线性的PRC体系结构中的0(K*N)。虽然SL-PRC体系结构与CL-PRC类似，但是对于调度流水线和并行体系结构，SL-PRC体系结构的芯片索引的循环链更紧凑、更规则，因此与CL-PRC体系结构相比，SL-PRC体系结构易于生成加快i殳计。<table>tableseeoriginaldocumentpage19</column></row><table>表1转到图2,示出了根据本发明原理的概念SoC体系结构，其提供了一种可升级的验证解决方案，该方案寻址设计循环的所有方面，并减少了验证鸿沟(verificationgap)。图2的系统级VLSIi殳计示例了基于NLMS的自适应PRC体系结构的一个实施例，根据各自的功能和由每个子系统模块(SB)展示的定时关系，分成几个子系统模块(SB)。每个SB代表一个精度-C设计模块，其中通过例如适当的硬件设计语言(HDL)设计者的使用，将每个SB级联在流水线配置202中。每个SB由几个处理元素(PE)构成，其在流水线配置204和/或并行配置206中配置。PE级中的流水线和并行性反映了算法中的循环结构，并具有优化的最佳机会。PE映射到功能单元(FU)210的硬件资源，包括寄存器、存储器、乘法器、加法器等，每个展示了并行配置208的附加级。转向图3,示出了根据本发明的用于比特矢量联合调制器306、扩频器308和多码組合器310的示范性区域约束体系结构。在发送器处，将K个用户的输入比特流打包到单字比特矢量缓存器302中，使得<formula>formulaseeoriginaldocumentpage19</formula>(21)以便保存存储资源。K个用户的扩频码还可以组合以形成代码矢量ROM312,如<formula>formulaseeoriginaldocumentpage19</formula>(22)从矢量緩存器302读出比特，并通过串并联转换器304转换成并联1/Q比特流。在图3的硬件配置中，比特矢量联合调制器306和扩频器308合并，以应用循环体系结构上的共同特性。使用比特级组合逻辑设计扩频器308的乘法，以避免乘法器的使用。组合逻辑硬件设计的脚本在下面的代码段(23)中示出，如下<formula>formulaseeoriginaldocumentpage20</formula>尽管K个用户能够并行逻辑处理，假设系统时钟足够快，在满足实时需求的情况下，所有K个用户也可串行处理。如图3检验所见，使用组合逻辑设计有效的VLSI体系结构，其中调制器306和扩频器308利用了移位寄存器、与门和由K个用户的扩频码比特控制的多路复用器。多码组合器310利用了累加器体系结构，以产生信号SIsum(i)和SQsum(i)，这样使用最小设计区域可实现K个用户的实时需求。转向图4的接收器分区模块图，优化算法中的循环结构和固有定时，以实现流水线和并行性，并进一步优化它们以减少冗余的计算、避免定时冲突、并共享功能单元以及寄存器和存储器。可以看到，逻辑组合功能单元402-412，用于优化。根据本发明的多级NLMS接收器的系统级体系结构400利用多码匹配过滤器作为功能单元402内的第一级。K个代码的第一级匹配过滤器输出存储在用于符号级PRC的存储器模块S—MF0[K]414中。在解调器DEMOD1-DEMODK的输出处，K个用户的检测比特被打包成两个字，BO和Bl,用于QPSK调制。在并联到串联转换之后，重构器404接收检测比特，由此通过调制器MOD1-MODK和扩频单元SP1-SPK，可实现使用检测比特的信号重构。重构器404的输出传送到功能单元406的级lNLMS模块，用于权计算，同时被緩存用于级lPRC处理。通过合并的匹配过滤器和解调器单元(MFU+DEMU)408,为K个用户检测干扰消除后的信号。为流水线模式的M级设置NLMS-PRC模块410-412的多级硬件单元，其中检测比特传送到多级处理的后面级M，并选择应用FIFO以平衡各链路中的处理等待时间。图5示出了图4的多用户匹配过滤器模块402的示范性实施例，其中体系结构设计为2个并行解扩器单元(DSU)+MFU引擎502和506。通过利用扩频码的特性以组合逻辑实现设计，以便排除对乘法器电路的需要。K个用户分成K/2个用户的两组，其中如图2示范的例子，每组用户串行利用一个PE。MFU的临时结果分别存储在各自的双口随机存取存储器(DPRAM)矢量504和508中，随后分别由累加器514和516累加。对于每个输入芯片样本，RE[i]和IM[i],K/2个用户扩频码Cl[i]和C2[i]分别从代码矢量ROM510和512串行移位，用于与芯片样本相乘。一旦符号已经由累加器514和516累加，就断言信号SYMBOLREADY,以指示需要解调器单元读取符号估计量。如上所述，NLMS级1至M代表显著的通过量瓶颈，因为如广泛地带有反馈的等式(11)所实例，算法利用了除法和乘法操作。NLMS设计模块接收基于芯片的复NLMS算法，如等式(10)和(11)所描述的，在每个符号中为所有用户计算最优的权。将本发明的自适应NLMS算法映射到硬件，特别要注意用于有效分区的数据流和定时。将LMS算法映射到并联和流水线体系结构的传统方法，或者在系数更新中引入了延迟，或者强加了过多的硬件需求。但是，根据本发明，为适应NLMS,关注于硬件有效流水线体系结构，其实质上提供了与标准LMS体系结构相同的输出和误差信号，而没有相关联的延迟。此外，根据本发明的体系结构的通过量与输入矢量的长度，即用户数量，无关。回头参考如上所述的等式(10)和(11)，相应于顶级循环结构，可导出L1和L2。Ll循环代表递归循环，用于为每等式(10)的每个符号进行基于芯片的更新，同时，当每等式(11)准备一个符号时，L2循环更新从寄存器到存储器模块的权估计量。如图6模块图中所示范的，循环Ll和L2映射到硬件单元。循环L1由模块602和604示出的两个第二级循环示例出。模块602和604相应于用户索引，其中模块602根据当前权计算所接收信号的加权估计量；模块604计算K个用户的迭代权。根据代码索引k和芯片索引i的循环结构，NLMS模块可分成两个主要的功能如等式(10)所描述的模块602的加权总和功能(WSF),和如等式(11)所描述的模块604的加权自适应功能(WAF)。在WSF模块602中，通过模块614的解包单元(DPU)，从比特矢量BO和Bl中提取估计的硬判定比特。')(/)="..(24)使用与传送器中相同的调制器扩频器单元(MSU)从估计量比特和扩频码矢量C[i]中生成等式(24)的Q矢量；该矢量随后存储在存储器模块或者寄存器文件中。在相同的循环结构中，如等式(IO)中所述，芯片-加权-单元(CWU)/复-加-单元(CAU)616生成复制品的加权总和。然后，如在等式(16)中那样，从所接收的芯片样本中减去所接收信号的复制品，以形成剩余误差。随后，等式(24)的Q矢量和等式(16)的剩余误差传送到WAF模块604。首先，Q矢量与剩余(residue)相乘，然后与因子n/norm相乘。随后，这一得数与前面权的迭代相加，并写回到W鄉[K]空间610中。在一个符号中为所有芯片迭代地重复这个过程。一旦每个符号都准备好了权，权装载程序(WLP)606就装载最优的权608,用于干扰消除。设计乒乓緩冲器612,以存储下一个符号的输入芯片样本，同时NLMS模块计算权。在NLMSL1结构中，计数器618控制迭代，从而对于每个符号的第一芯片，将等式(25)权矢量的初始值620设置为由SCALE—NUM=2为每个用户定标(scale)的信道估计量，其中Bw是定标系统的比特宽度。<formula>formulaseeoriginaldocumentpage23</formula>(25)作为概述，WSF602和WAF604循环的脚本分别在代码段(26)和(27)中示出。<formula>formulaseeoriginaldocumentpage23</formula>(26)<formula>formulaseeoriginaldocumentpage23</formula>;(27)<formula>formulaseeoriginaldocumentpage23</formula>在WSF模块602中，为所有K个用户形成调制的矢量处理。在WAF模块604中，需要&"]、A'，]矢量的范数(norm)的计算。Q矢量范数的直接计算如下给出<formula>formulaseeoriginaldocumentpage23</formula>(28)等式(28)具有2K个乘法和(K-1)个加法的复杂性。如果。，]、。,W存储在存储器阵列中，那么复杂性增加2K个存储器读取。但是，由于对于QPSK的矿-'、{±1±_/}和<formula>formulaseeoriginaldocumentpage23</formula>所以对于每个符号不需要各自计算范数。可以看到，量I网、2K是一个常量，这样可通过bg2(2K)的右移来实现除法。由于步长p不需要是一个非常精确的值，因此可以在仅由bg2(2K)的右移之后，将p和范数组合成一个系数，其可计算为脱机常数。实现模块602和604的MSU和CWU的传统设计需要6个乘法器和用于模块616的CAU的树状布局，用于K个用户完全流水线总和。但是，由于^(A:)、,(A:)、^"(A)和Ci(k)采用{+/-1}的值，所以代替使用{0,1}来表示这些值，然后K个用户可被打包成矢量字Bo、Bi和Ci。从矢量字中提取比特值，如b0=(B0〉>k)&l;b产(B!k)&l;和Ck(i)=(C[i]k)&l。如表2中所示,一)、^"("的实际值可基于扩频码的不同输入比特和硬判定比特从真值表中导出。此外，通过使用{0，1}代替{+/-1)来表示&("和。'""(A:)，Ck(i)b0bl000-l-l0011-l010-l10111110011101-l11101-1111-l-l表2逻辑设计显示为一)=[(Cik)&l]}XOR{[(B0k)&l]};(29)。'，)=[(Qk)&l]}XOR{[(B!》k)&l]};(30)用由带有1-比特值{0，1)的^，)和。'"^)的译码器控制的多路复用器(MUX)电路，可实现如等式(10)和(11)中那样带有2-比特值{+/-1}的。—-')的乘法。然后，等式(IO)中的乘法可实现为加权符号(SMUw)的Sumsub-Mux-Unit(SMU),<formula>formulaseeoriginaldocumentpage25</formula>(31)对于等式(11)中的<formula>formulaseeoriginaldocumentpage25</formula>可使用同样的结构，如用于误差的SMU模块(SMUe)。<formula>formulaseeoriginaldocumentpage25</formula>图7中描述了一个SMUw/SMUe702的电路逻辑，其中由4路MUX708仅控制到累加器710的正负号(sign)和输入。由向MUX708的输入和连接网络(CN)706的配置，来确定SMU702操作为SMUw或SMUe之间的差别。选冲奪解码器704生成SEL[K]信号，以替换初始的Q矢量，然后如表3中所示，其用来控制MUX708。应当注意，对于SMU702的SMUw和SMUe配置，表3均确定了CN706的配置。<table>tableseeoriginaldocumentpage25</column></row><table>表3向回参考图6,可以看到，如上所述，使用图7的基础SMU设计模块，可以集成用于NLMS算法的WSF模块602和WAF模块604。在根据本发明的一个实施例中，例如，图8中示出了两个SMUw和SMUe引擎的并行方向。在模块802和804的WSF功能中，K个用户分成K/2个用户的两个模块，因此选择解码器812和816接收各自的C[i〗、B[O]和B[l]比特流，从而为SMUw814和818生成选择信号SELl[K/2]和SEL2[K/2]。SMUw814和818也从临时权存储器才莫块824和826接收输入。CAU806将路径的两部分相加，从而得到总的加权总和芯片信号，然后从所接收的初始信号Re[i]Im[i]中减去该信号，以生成误差信号，并随后分别将其转送到WAF才莫块808和810的SMUe820和822上。一旦总的加权总和芯片信号与信号p一norm相乘，将其由来自前面迭代的权调整并写回到临时权存储器模块824和826。这样，每个引擎作为单个处理器，用于K/2个用户的串行处理，与传统的乘法器设计相比，其在VLSI区域和定时收敛(timingclosure)的优化中呈现出显著的改善。根据本发明原理的另一个实施例中，如上面的等式(15)至(19)所述，图7的基础SMU设计模块还可以用于实现加权-总和-匹配-过滤器(WSMF)和剩余-补偿(RC)模块。与图8的NLMS模块类似，图9加权符号(SMUw)模块图的符号级Sum-sub-MUX-Unit可以用位(bit-ware)组合逻辑来设计，从而如由等式(20)计算的生成ws[k]。在这个例子中，仅通过选择解码器914控制SMUw908，该选择解码器由B[O]和B[l]矢量触发。当WMFU910累加用户索引k时，加权-匹配-过滤器-单元(WMFU)910内的MUX由扩频码C[i]控制，以累加最佳加权总和芯片信号^丰(z)。根据如图9中所示范的基础SMUw设计模块，由等式(15)至(19)所述的WSMF和PRC处理的完全数据路径逻辑模块图现在可如图IO所示。由组合逻辑建立并行PE1002和IO(M,以操作两组K/2个用户，其中每组中的用户串行利用他们各自的PE。在每个PE1002和1004中，最佳的权1006和1020输入到每个SMUw1008和1022,以计算加权符号ws[k]1010和ws[k]1024,以及加权总和芯片符号4丰(!')。然后，由WMFU1012和1026检测加权总和芯片信号，以形成信号对&]1014和1028，随后从第k用户的符号估计量5^。[W中减去该信号，并根据加权符号1010和1024相加。找到消除干扰的信号的匹配过滤器输出f[w]1018和1032,处理结束。一旦累加了整个符号，就断言信号SYMBOLREADY,以警告解调器单元读取符号估计量。应当注意，图10的体系结构不需要如传统使用的那样使用通用乘法器。因此，可以使用比特级组合逻辑VLSI体系结构，以达到时钟速率的显著改善，以及减少设计所需的可配置逻辑模块(CLB)的数量。时钟速率的改善有助于使更多的时间资源用于处理每个用户和每个芯片。如上所述，用精度-C方法实现根据本发明的VLSI体系结构。在示范性设计实施中，用精度-C方法分析实时设计的详细说明，该方法相应于WCDMA和用于WCDMA的高速下行链^各分组接入(HSDPA)系统。特别是，这些系统的下行链路无线多媒体服务的芯片速率是3.84MHz，扩频增益为16。给出38.4MHz的工作时钟速率，对于每个芯片创建了10-循环资源，对于每个符号创建了160-循环资源。通过工作时钟速率所需的循环数量的比率，确定特定设计的等待时间，如TL=Ncycle/fclk.(33)这样，等式(33)表示可以使用两个变量来降低等待时间或者减少所需的循环数量Neyde;或者增加工作时钟的频率felk。对于带有几个不同功能单元的PE,关键路径确定了可达到的最高时钟速率。由于关键路径中的等待时间是所有功能单元的等待时间的累积，通常需要再定时来增加时钟频率。但是，当设计变得复杂时，一旦设计说明改变，使用传统设计方法的再定时是相当困难的。当考虑可利用的存储硬件的不同类型时，在速度与尺寸之间存在平衡。如果例如应用寄存器文件来映射数据阵列，则可在一个循环中并行存取它们。这样，寄存器文件的使用有助于提供增加的并行性。另一方面，如果需要多个寄存器文件来共享多个功能单元，则需要MUX来控制向多个功能单元的输入。由于MUX可能主要影响设计尺寸，因此，增加的并行性通常将导致需要更多芯片区域的设计。这样，希望对各种映射和流水线选择进行调查，以便使得使用各种体系结构约束的VLSI实施的效率最大化。此外，根据本发明，通过综合的这种调查，得出了在基于乘法器的体系结构与基于SMU的体系结构之间有启发性的比较。例如，基于乘法器的NLMS体系结构的优化产生了需要2697CLB、91模块乘法器、147循环和48.4MHz工作时钟频率的设计。另一方面，根据本发明的基于优化SMU的NLMS体系结构，产生了需要3477CLB、9ASIC乘法器、151循环和59MHz工作频率的示范性设计。这样，在基于SMU的i殳计保留在160循环资源约束内的同时，它另外提供了工作频率的改进以及所需乘法器数量减少10倍。对于在此讨论的其他基于SMU的体系结构，可获得相似的结果。本发明关注于CDMA系统中用于MAI抑制的自适应PRC算法。根据本发明的算法关注一组权的利用，从而与传统的PIC和PPIC算法相比，增加了置信水平，改善了干扰消除的准确度。此外，优化自适应PRC的计算体系结构，以减少冗余计算，并促进有效的VLSI设计。主要由于利用组合逻辑电路以避免使用专用ASIC乘法器，从而实现了VLSI-没计的效率。前面所描述的本发明示范性实施例是以图示和说明的目的呈现的。不是穷举的或将本发明限制于在所述的精确形式。根据上面的教导，可以进行许多修改和变化。例如，可以进行自适应PRC算法的体系结构的速度与尺寸之间的平衡，以便比另一种更优先考虑一种设计约束。在这种情况下，尺寸可以具有比速度更高的优先级，这样允许减少由特定体系结构所需的CLB数量，同时降低工作时钟的最大频率。希望本发明的范围不由这种详细描述所限制，而是由其所附的权利要求来确定。权利要求1.一种多级、基于归一化最小均方(NLMS)的、并行剩余补偿(PRC)接收器，包括匹配过滤器级，其被耦合用来接收多用户信号，并适于为每个用户提供表示解调的比特流分组的数据符号；信号重构器，其被耦合用来接收数据符号，并适于为每个用户的数据符号生成调制的表示，以产生多用户信号的复制品；NLMS模块，其被耦合用来接收多用户信号的复制品，并适于计算复制品的加权估计量；和并行剩余补偿(PRC)模块，其被耦合用来接收复制品的加权估计量和多用户信号，并适于从复制品的加权估计量和多用户信号生成公共剩余误差信号，其中从每个用户的数据符号中减去公共剩余误差信号，以消除与每个用户的数据符号相关联的干扰。2.根据权利要求1所述的接收器，其中NLMS模块包括加权总和功能模块，其包括调制器扩频器单元，其被耦合用来接收复制品，并适于将复制品与扩频码矢量相乘，从而为复制品的每个芯片提取硬判定比特矢量，其中每数据符号存在至少一个芯片。3.根据权利要求2所述的接收器，其中加权总和功能模块进一步包括存储器模块，其被耦合用来存储用于复制品的每个芯片的硬判定比特矢量。4.根据权利要求2所述的接收器，其中加权总和功能模块进一步包括芯片加权单元，其被耦合用来接收硬判定比特矢量，并适于将硬判定比特矢量与累计的符号权值相乘，以产生用于复制品的每个芯片的加权估计量。5.根据权利要求4所述的接收器，其中NLMS模块进一步包括减法模块，其被耦合用来接收复制品的每个芯片的加权估计量和多用户信号，并适于从用于复制品的每个芯片的加权估计量中减去多用户信号，以产生剩余信号。6.根据权利要求5所述的接收器，其中NLMS模块进一步包括加权自适应模块，其被耦合用来接收剩余信号和硬判定比特矢量，并适于将累计的符号权值与剩余信号和硬判定比特矢量的乘积相加。7.根据权利要求6所述的接收器，其中NLMS模块进一步包括权装载处理模块，其被耦合用来接收累计的符号权值，并且其适于一旦数据符号每个芯片的权累加，就提供最终的符号权值，从而形成复制品的加权估计量。8.—种在多用户通信系统中估计从多个用户传送的符号的方法，包括计算多用户信号的加权估计量；通过从多用户信号中减去多用户信号的加权估计量，生成公用剩余信号；用公用剩余信号补偿每个用户的信号，从而为每个用户获得消除了干扰的信号；以及为每个用户过滤消除了干扰的信号，以获得每个用户的传送符号的估计量。9.根据权利要求8所述的方法，其中计算多用户信号的加权估计量包括解调多用户信号，以形成与多用户信号的每个用户相关联的比4争;危。10.根据权利要求9所述的方法，其中计算多用户信号的加权估计量进一步包括从与多用户信号的每个用户相关联的比特流生成多用户信号的复制品。11.根据权利要求10所述的方法，其中计算多用户信号的加权估计量进一步包括解调多用户信号的复制品，以获得调制符号，其中一个或多个芯片与每个调制符号相关联。12.根据权利要求11所述的方法，其中计算多用户信号的加权估计量进一步包括累加多用户信号的复制品的每个芯片的加权值。13.根据权利要求12所述的方法，其中计算多用户信号的加权估计量进一步包括从多用户信号中减去复制品的每个芯片的加权值，以产生剩余信号。14.根据权利要求13所述的方法，其中计算多用户信号的加权估计量进一步包括将调制符号与剩余信号相乘；和将相乘后的调制符号与每个芯片的累计加权值相加，以形成多用户信号的加权估计量。15.—种在码分多址(CDMA)芯片组中，基于归一化最小均方(NLMS)的并行剩余补偿(PRC)接收器，包括信号重构电路，其被耦合用来接收多用户信号，并适于为每个用户提供表示解调的比特流分组的数据符号，以及适于生成每个用户的数据符号的调制表示，以产生多用户信号的复制品；NLMS电路，其被耦合用来接收多用户信号的复制品，并适于累加由于在多用户信号与多用户信号的加权复制品之间的差而生成的第一和第二加权信号，多用户信号的复制品包括第一扩频码比特流以及第一和第二数据流；和并行剩余补偿(PRC)电路，其被耦合用来接收多用户信号的加权复制品，并适于从多用户信号的加权复制品生成第一和第二误差信号，其中从每个用户的数据符号中减去第一和第二误差信号，以消除与每个用户的数据符号相关联的干扰。16.根据权利要求15所述的接收器，其中NLMS电路包括第一选择解码器，其被耦合用来接收第一扩频码比特流以及第一和第二数据流，并适于响应于第一扩频码比特流以及第一和第二数据流各自的比特值，生成第一和第二选择信号；第一多路复用器电路，其被耦合用来接收第一和第二选择信号以及第一和第二加权信号，并适于提供第一和第二加权信号总和的累积，其中由第一和第二选择信号确定第一和第二加权信号的正负号；和第二多路复用器电路，其被耦合用来接收第一和第二选择信号以及第一和第二误差信号，并适于提供第一和第二误差信号的总和，其中由第一和第二选择信号确定第一和第二误差信号的正负号。17.根据权利要求16所述的接收器，其中第一选择解码器包括组合逻辑门，以生成第一和第二选择信号。18.根据权利要求17所述的接收器，其中组合逻辑门包括第一异门，其中第一扩频码比特流与第一数据流的异生成第一选择信号；和第二异门，其中第一扩频码比特流与第二数据流的异生成第二选择信号。19.根据权利要求16所述的接收器，其中第一多路复用器电路包括加法器，其被耦合用来接收第一和第二加权信号，并适于提供第一加权信号与第二加权信号的总和作为第一输出，第一加权信号与第二加权信号的反向总和作为第二输出；和减法器，其被耦合用来接收第一和第二加权信号，并适于提供第一加权信号与第二加权信号之间的差作为第一输出，第一加权信号与第二加权信号之间的反向差作为第二输出。20.根据权利要求19所述的接收器，其中第一多路复用器电路进一步包括第一多路复用器，其被耦合用来接收加法器和减法器的第一和第二输出，并适于响应于第一选择信号选择加法器和减法器的第一和第二输出之一。21.根据权利要求20所述的接收器，其中第一多路复用器电路进一步包括第二多路复用器，其被耦合用来接收加法器和减法器的第一和第二输出，并适于响应于第二选择信号选择加法器和减法器的第一和第二输出之一。22.根据权利要求20所述的接收器，其中第一多路复用器电路进一步包括连接网络，其被耦合用来根据预定路由方案，将加法器和减法器的第一和第二输出路由给第一和第二多路复用器。23.根据权利要求16所述的接收器，其中第二多路复用器电路包括加法器，其被耦合用来接收第一和第二误差信号，并适于提供第一误差信号与第二误差信号的总和作为第一输出，第一误差信号与第二误差信号的反向总和作为第二输出；和减法器，其被耦合用来接收第一和第二误差信号，并适于提供第一误差信号与第二误差信号之间的差作为第一输出，第一误差信号与第二误差信号之间的反向差作为第二输出。24.根据利要求23所述的接收器，其中第二多路复用器电路进一步包括第一多路复用器，其被耦合用来接收加法器和减法器的第一和第二输出，并适于响应于第一选择信号选择加法器和减法器的第一和第二输出之一。25.根据权利要求24所述的接收器，其中第二多路复用器电路进一步包括第二多路复用器，其被耦合用来接收加法器和减法器的第一和第二输出，并适于响应于第二选择信号选择加法器和减法器的第一和第二输出之一。26.根据权利要求25所述的接收器，其中第二多路复用器电路进一步包括连接网络，其被耦合用来根据预定路由方案，将加法器和减法器的第一和第二输出路由给第一和第二多路复用器。27.—种实现基于归一化最小均方(NLMS)的并行剩余补偿(PRC)接收器的方法，用于为多用户信号的每个用户减少多址干4尤，该方法包4舌建立两条并行处理路径，以操作两组用户，其中用组合逻辑实现每条处理路径，以串行操作每组用户，该串行操作包括，为一组用户中的每个用户估计符号；计算一组用户中每个用户的加权符号；计算该组用户中每个用户的加权总和芯片信号；由每个用户的加权总和芯片信号生成检得比特矢量；生成检得比特矢量的每个比特与每个用户的符号估计量之间的差；将该差与每个用户的加权符号相加；和一旦处理了检得比特矢量的所有比特，就生成每个符号的消除了干扰的信号。28.根据权利要求27所述的方法，其中计算一组用户中每个用户的加权符号包括使用一组用户中每个用户的估计符号生成权选择信号。29.根据权利要求28所述的方法，其中计算一组用户中每个用户的加权符号进一步包括使用权选择信号从多个加权符号组合中选择加权符号。30.根据权利要求27所述的方法，进一步包括生成消除了干扰的信号的匹配过滤器输出。全文摘要一种用于多级并行剩余补偿(PRC)接收器的系统、装置和方法，用于加强码分多址(CDMA)系统中多址干扰(MAI)的抑制。用由自适应归一化最小均方(NLMS)算法计算出的一组权，改善干扰估计的准确度。为了降低复杂性，提取多码处理的共同特性，并将其用于导出PRC的结构，从而避免直接干扰消除。所导出的PRC结构将干扰消除体系结构从与用户数量平方成比例的复杂性减少到与用户数量呈线性相关的复杂性。通过用简单的组合逻辑代替专用的乘法器电路，进一步降低了复杂性。文档编号H04B1/707GK101128992SQ200680006029公开日2008年2月20日申请日期2006年2月20日优先权日2005年2月25日发明者D·麦凯恩,J·R·卡瓦尔拉罗,郭远斌申请人:诺基亚公司