多分组接口的制作方法

专利名称：：多分组接口的制作方法多分组接口发明领域本发明总体上涉及远程通信(telecommunication)领域。更具体的，本发明涉及用于链路M"物理层接口的方法和设备。
背景技术：
：现代远程通信依赖于许多传输和飾M的协议。而且，^f顿了许多不同的传送媒介，例如，铜线、光纤、无线电信号等等。人们希望不同的协议能够使用不同的媒介。远程通信媒介和协议通常被设想为"层"。虽然对于应该^多少个层存在一些争议，但是大多数协议套#^享至少三个层的:媒介、传输和应用。媒介层可以被分为两层物理层和链路层。物理层涉及实际的信号传送和用于信号的媒介，例如串行数据链路(RS-232)、10兆比特以太网(10BASE-T)以及同步光网络(SONET)等等。链路层涉及寻址机制，诸如媒体访问控制(MAC)、异步传输漠式(ATM)、高级链,制(HDLC)、光纤信道(FC)、通用成帧过程(GFP)等等。协议层il31"接口"互相通信。流行的皿层-物理层接口包括ATM通用测试和操作物理接口(UTOPIA)、SONET物理层上的分组(POS-PHY)、系统分组接口(SPI)等等。fiS各层协议及其相关联的物理层接口采用不同的协议数据单元(PDU)。例如，ATM和UTOPIA接口采用53字节信元。基本SONET帧是810字节。然而，SONET带宽通过ftffl虚拟级联组(virtualconcatenatedgropuVCG)而被调整。其他协议f顿可变长度分组。许多不同的链路层协议都适于Mili:述各种接口而fOTSONET物理层。通用成帧过禾辣用可变长度的PDU，，求在PDU的开头指明PDU的长度。当M^顿GFP进行重传的链路层协^^接收翻时，这些娜在育,被重传之前必须被缓冲，直到接收到完，组(并且由此得知分组长度)为止。而且，当通逝柳SONET信号进行重传的^]^层协ij^接收繊时，经常必须对不同的时钟域进行补偿。这需要缓冲器和某种流控信令。在构建SONET交换设备时，人们希望在单芯片上提供尽可能多的功能。然而，芯片的实际空间(realestate)是有限的。尽管人们可能希望在单芯片上提供多^l路层协议的功能时，但M常，没有足够的空间。
发明内容因此，本发明的一个目的是提供一种最适用于GFP的鹏M"PHY层接口。本发明的又一个目的是提供一种^^缓冲器的需求最小化的^^是PHY层接口。本发明的另一个目的是提供用于在单芯片上支持多，路层协议的方法和设备。根据这些将在下面进行详细讨论的目的，本发明提供了一种多分组接口(multipacketinterfaceMPI)，(在发送和接收方向这两个方向上)包括32位数据路径、5位信道标识符、分组放弃(abort)溜误信号、帧开始信号、帧结束信号、翻有效信号以及接口时钟。在发送方向，该接口还包括1位繊请求信号和16位PDU长度指示器。在接收方向，该接口还包括1位服务器信号失败信号。所有的接收侧信号都是物理层侧的输出和^^各层侧的输入。除了作为物理层侧的输出和链路层设备的输入的时钟、信道号和数据请求之外，所有的发送侧信号都是物理层设备的输入和链路层设备的输出。支持该接口所需的管脚总数是U7(55个用于接收部分，62个用于发送部分)。根据本发明的接口提供对PDU封装(成帧)信道的直接访问，相应的SONETVCG经由适当的适配层适于任意种类的基于标准的或者专有的链路是PHY层接口。如果在PHY层和II1E各层都实现本发明的接口，贝ij不需要适配层。在PHY层设备上不需要时钟适配缓冲器，因为该接口^(顿适配层设备上的缓冲器，或者如果在PHY层和,层都实现该接口，贝ij^ffl,层设备上的适配缓冲器。在PHY层上执行信道^&i旬，PHY层作为计时主方。背压(backpressure)i^请求信号由PHY层控制。5位的信道标识符支持最多32个信道(尽管目前优选的实施例使用24个信道)或者"端口"，它们在四字节宽的数据路，处被时分鄉。信道标识符与数据请求信号是一起4顿的。这保证了一个信道上的线路阻塞的头部不会反过来影响其他信道。5位带外信道ID允许更大的带宽和更高的速度。舰带外臓荷长度指示器允许在PDU上进行GFP成帧，而不用缓冲净载荷和增加等待时间(latency)。现有的链路是PHY层接口都不能实现这一点；但是根据本发明的接口允许对GFP进t豫种优化。因此，在本文情境下下，该接口允许相对于已经缓冲了，荷的外部网络，器进行最1作。根据本发明的接口还允许在相同接口的不同信道上交换多种不同类型的PDU(固定或可变长度)。换句话说，该接口兼顾考虑了将混合的通信业务鹏至忪共的传输层中。舰育,在ASIC(专用集成电路)或FPGA(现场可编程门阵列)上提供的简单适配层，根据本发明的接口能够容易地适用于任意的几种链路层接口。M31参考结合附图所进行的详细描述，本发明的其他目的和优点对于本领域技术人员会变f號楚明白。图1是图示包括多分组接口的不同信号的高层示意图；图2是图示将多分组接口与SPI适配设备相结合的SONETM器的高层示意图；图2A是用于SPI-3的FPGA适配层的高层框图；图2B是图示将多分组接口与也包含多分组接口的链路层设备相结合的SONET,器的高层示意图；图3是图示将多分组接口与FC适配设备相结合的SONET鹏器的高层示意图；图4是图示将多分组接口与UTOPIA适配设备相结合的SONET,器的高层示意图；图5和6是图示将多分组接口与其他接口相结合的SONET自器的高层示意图；图7是图示接口的接收部分的时序图；以及图8是图示接口的发送部分的时序图。具体实施方式现在转到图1，根据本发明的当前实施例的接口10将PHY层设备12与链路层适配设备14相耦合。该链路层适配设备能够在现场可编程门阵列(FPGA)中轻易实现。典型地，该PHY层设备被实现为ASIC。在接收(RX)方向，链路层设备从PHY层设备接收以下信号时钟信号PCLK1、32位信号PRDAT、5位信道标识符信号PRCHNUM、4位帧开始信号PRSOF、4位帧结束信号PREOF、4位M有效信号PRDATVAL、4位分组放弃/错误信号PRABT以及l位服务器信号失败信号PRSSF。PRSOF、PREOF、PRDATVAL和PRABT信号是四位的原因是为32位的信号PRDAT上的每一个字节提供#^虫的一位信号。在发送(TX)方向，鹏层设备从PHY层设雜收三个信号，并向PHY层设备发送六个信号。所接收的信号是时钟信号PCLK2、5位信道标识符信号PTCHNUM以及1位数据请求信号PDREQ。发送到PHY层设备的信号是32位数据信号PTDAT、l位帧开始信号PTSOF、1位帧结束信号PTEOF、l位分组放弃/错误信号PTABT、4位数据有效信号PTDATVAL以及16位PDU长度指示器信号PTPLI。在本发明的当前雌实施例中，支持该接口所需的管脚总数是117(55个用于接收部分，62个用于发送部分)。根据当前优选实施例，时钟信号PCLK1和PCLK2是100MHz的时钟信号，它们提供约3.2GHz的总带宽(3.2GB每秒)，这使得该接口能够理想:kfeM于M2.488GHz的SONET/SDH帧。本领术人员将意识到的是，标准的SPI-3接口包括以下接收侧信号32位f^信号RDAT、时钟信号RFCLK、1位接收使能信号RENB、2位有效字节配置信号RMOD、1位奇偶信号RPRTY、1位有效繊信号RVAL、1位分组开始信号RSOP、l位分组结束信号REOP、1位错误分组信号RERR以及1位开始传tr信号(指明带内i也址)RSX。还将意识到的是，SPI-3接口包括以下发送侧信号32位繊信号TDAT、时钟信号TFCLK、1位发送使能信号TENB、2位有效字节配置信号TMOD、1位奇偶信号TPRTY、1位分组开始信号TSOP、l位分组结束信号TEOP、l位错误分组信号TERR、l位开始传输信号(指明带内地址)TSX、1員定PHY状^^言号(可用分组)ATPA、1位带有PHY地址信号的l&i旬PHY状^t号PTPA、5皿接状^f言号DTPA以及6位PHY选^i也址TADR。表1说明了如何旨,将多分组接口(MPI)的接收侧,到SPI-3上，反之亦然。<table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table>表2说明了如何将本发明的MPI的发送侧的接口映射到SPI-3上，M^亦然。编号Tx一SPI-3(0)Tx—歴①舰1TDAT(31-0)PTDAT(31國0)PTDATVAL(3:0)32位模式的SPI-3接口数据直接映射到MPIPTDAT(31-0)上。MPI中的PTDAT(31-0)fPTDArVALm被直接从SPI-3信号TDAT(31國0)fTVAL+TMOD(l"0)转换。相应的帧开始溜束信号被适当转换，如本表下面的相关行所描述的。2TCLKRCLK2直接,到MPI上的PCLK2(PCLK1和PCLK2是同步的。通过接口FIFO掛共TCLK和PCLK2之间的时钟适配)。见图2A和下面的描述。3TSOPPTSOFSPI-3接口不允许两个分组共享相同的32位事务。TSOP—直是MSB八位字节。对于MPI发送方向，PTSOF也一直是MSB八位字节。因此，MPI信号PTSOF+PTDATVALm+直接从SPI-3TSOP映射。隐含了必要的缓冲，以在校准中实现这种改变。4TENB在SPI-3中，用于向PHYTX侧指示，忽略来自层的。该信号独立操作，并且在MPI中没有等同信号。如果没有添己以有效指示器的有效信号iSA到MPI，接口将忽略这^ff号。5TPRTY在MPI中不fOT奇偶性。6TEOPPTEOF特定MPI信号PTEOFm，(m=0-3)，从SPI-3TX侧的TEOP与SPI-3上的<table>tableseeoriginaldocumentpage13</column></row><table>SPI-3接口接收的带内端口地址，返回接口FIFO状态。13PTPA见第7行14PTCHNUM(N-O)MPI中的PTCHNUM(3-0)在SPI-3中没有等同信号。这些是来自结合有MPI接口的设备的输出以及PDREQ信号，并且被用于从相关接口FIFO中读出数据。如果对于给定信道号、对于给定读取周期，PDREQ被置为无效，则瑕阪读取操作。其中，从SPI-3侦U，iSA的带内端口地址被用于读出相，口FTFOo这，号是完^r去耦合的。见图2A和下面的描述。15PDREQ用于停止读出FPGA接口FIFO。见第14行。16PTPLI(15-0)用于向PHYTXMPI输入接口传送PDU长度。这是在从PDU存储器中读出分组期间提供的。该存储器可以是NPU数据存储器，或者是用于FPGA中的分组存储器的附连DDR。表2图2示出了对于SPI-3接口如何能实现该接口。PHY层设备12和相关联的SDRAM1—起3M5i接口10耦合到具有相关联的SDRAM115的SPI-3适配设备114。适配设备114ai5lSPI-3接口117而耦合到层2/层3网络处理单元116。PHY设备12是SONET设备，它支持^l以级联(VCAT)并S31接口11耦合到LVDS(低电压分割言号)物理层，所述接口ll是半字节宽的OCM8接口，它还肖辦被配置为四个串行OC-12接口。本领域技术人员将意识到，NPU116包括用于缓冲所有数据的缓冲器。如果NPU被提供有根据本发明的接口，那么就不再需要适配层114和缓冲器115。PHY层设备12可以使用分组长度指示器PTPLI和请求PDREQ信号直接控制NPU中的缓冲器，以实现PHY层设备和^S各层设备之间的流控制。图2A更详细地图示了(在FPGA中实现的)MPI-SPI-3适配层设备114。到SPI-3FPGA的MPI倉,仅支持PTPA/STPA(被^i旬的发送分组可用/被选择的发送分组可用)操作，或者如果需要，还育,支持DTPA(引导发送分组可用)选项。如图2A所示，设备114包括耦合到地址生麟114b的MPI接口控制器114a和耦合到FIFO114c的SPI-3接口控制器114d，所述ttt生成器114b耦合至lj接口(I/F)FIFO114。设备114还包括MPC860集成微处理離口114e和耦合到地址生成器114b的DDRSDRAM接口114f。设备114在TPI接口10和SPI-3接口117处都支持32个端口，并且符合用于SPI-3接口的OIFSPI-3标准。TPI接口以100MHz、32位数据、全双工运行，并且对设备12的计时从设备(图2)。SPI-3接口117以50-125MHz的范围中的，、32位宽的数据且全OT3K行。对于DTPA选项，SPI-3接口可以使可选的8位宽路@1行在100MHz，代替32位数据路径。可选的SPI-3直接状态报告(DTPA)支持最多四个端口。对多PHY操作模式提供糊状态。旨PHY端口在接收和发送方向都被分配以最小256个字节的HF0114c。为了支持256字节的组块(chunk)大小，在SPI-3模式中，建议每个RX/TX端口接口FIFO至少是256X1.25=320字节。在SPI-3接口中，支持64/128/256字节的可编程组块(成组)大小。imt也，舰于整个接口是用户配置选项。对于SPI-3仅仅支持从设备(PHY)计时模式。接口操作根据"系统分纟IM接口第3层(SPI-3):物理和链路层设备的OCM8系统接口，OIF-SPI-3-01.0，2000年6月"的第10、10.2和11、11.2节中给出的单PHY/多PHY操作时序图。在SPI-3接口的发送侧FIFO错误期间，把PTPA、DTPA和STPA信号置为无效(deasserted)。优选地，SPI-3时钟源可以从本地100MHz+A50ppm振荡器或者外部可变时钟源中选择。外部可变时钟源应该能够产生范围在50到125MHz的时钟频率。DDRSDRAM接口控制器和地址生成器114b育辦在外部DDRSDRAM存储(未示出)器中为所有32个端口维护独立的非阻塞队列。地址控制器114b应该育,控制具有最小4M字节的外部存储器。来自SPI-3端口的分组被1:1映射到对应的MPI接口端口。除非被SPI-3接口确定为错误，设备114不会终止任何未出错的用户分组。设备114支持一个标准的SPI-3接口。在设备114中支持表1和2中描述为被支持的信号。要注意的是，在本发明的雌实施例中，DTPA支持不是一种要求；因此，对DTPA[3:0]管脚的规定是可选的。REOP或TEOP信号也冑,指示分组结束或±央可用(可编程块(组块)长度)育,接斷发送长消息。在SPI-3-MPI适配FPGA中，SPI-3接口与l^各层设备连接，并且MPI以点到点配置方式与PHY层设备连接。SPI-3接口117是^1S置为链路(主)层模式或PHY(从)层模式的引线管脚。然而，在本发明的一个实施例中，仅支持从模式。可淑也，^h接口(发送和接收)會,被^^虫13S，因此有两个可选的隨弓践管脚。在字节内，MSB(第7位)是要传送的第一位。可以^OT3位的偏移，程基本端口地址。各端口地址是从基本端口地址开始的单位增量。完整的地址范围是0到255。传输控制在多PHY模式下提供了分组水平传输模式和字节水平传输模式这两种模式。在单PHY模式下，传输控制是字节7jC平传输。然而，如果希望，只需要支持分组水平传输(PTPA)和基于所选择端口的字节7K平传输(STPA)。在PHY模式下，当可MBS字节数目"nbytesl"或更多的可以用于在出口FIFO114c存储时，就断言{顿裕旬发送分组可用(PTPA)的^^信道的空间可用性指示。基于nbytes2对PTPA解除断言，所述nbytes2指示可用于出口FIFO中的存储的字节数。nbytesl和nbytes2的值可以被编程为32、64、128、256、512或1024字节。只有一种ra适用,接口。当可MBS字节数目"nbytes3"或更多的可用于在出口FIFO114c中的存储时，就断言JOT选择发送分组可用(STPA)的^h信道的空间可用性指示。基于nbytes4对STPA解除断言，戶腿nbytes4指示可用于在出口FIFO中的存储的字节数。nbytes3和nbytes4的值可以被编程为是0到256字节之间的8的f，的值。只有一种配置适用^t接口。在PHY模式下并且在接收方向(SPI-3出方向)中，基于先至恍服务、循环算法为分组传输选择信it^一。一旦所选信道传输了分组结束信号(EOP)，设备114就会循环到下一^H言道，或者如果被KS，贝y在戶万it信it传输了所编程数目的字节时，设备114就会循环到下一个信道。后一种情况称为接收成组模式。接收成组大小的值是64、256、512和1024。如果在接收成组模式下配置，当遇到分组结束并且所传输的字节数少于接收成组大小时，会发《选择。等于成组大小的分组数据块被称为组块(chunk)。当已经存储了完整分组(由接收到分组结^0f指示的)，或者如果在接收成组模式下Mfig，贝赃信道出口HFO中存储了等于成组大小的分组数据的组±央时在内部记录信道的分组可用性。执行在传输之间的0或2个周期的可编程暂停。在数据总线之间生成并检M数、偶数或非奇偶数。最小分组大小是2字节。在SPI-3单PHY端口模式下，不存在j顿RSX或TSX信号的端口选择过程，并且当在链路/主模式和PHY/从模式这二者中配置时，带内地址被配置为单PHY模式。设备114被配置为工作于单PHY模式和端口聚合(aggregation)模式。在单PHY模式下，使用STPA信号来代替可应用的DTPA信号，并且被定义于标准中。当处于PHY模式时，控制接口114e向微处理激娥供以下信息SPI-3发送分组开始错误事件以及分组开^l昔误计数器(32位宽)；SPI-3发送奇偶错误事件以及奇偶错误计数器(32位宽)；SPI-3发送分组错误事件以及分组错误计数器(32位宽)；SPI-3发i^i:溢状态计数器(当PHY设备(图2中的12)已经ffi31解除对它的分组可用信号(DTPA)的断言而指示出它不能接受任何来自链路设备的数据并且该^S各设备忽略该l戯f除断言的DTPA并继续发送i^(使能保持断言)时，会出J微^J:溢盼瞎况)。在SPI-3接口违反最小(可配置的)分组大小的分组被丢弃并被计数。在PHY模式下，以上错误是发送SPI-3错误，而在链路模式下，则是接收SPI-3错误。在模式下，当RENB被解除断言且RVAL被断言时，贝暖明上溢状态。在两种模式下(PHY或鹏)都{顿相同的计数器。DDRSDRAM存储器控制器114b弓l舰每个娜端口(总共32个端口)的寻址。接口114f的时钟与MPI接口IO同步。为PHY至IBIS各和,到PHY方向这两个方向都提供有SPI-3接口FIFO114c;而仅为链路到PHY方向提供有外部DDR存储器(未示出)。这是因为PHY总是向^g各職数据；并且在RENB信号被链路层断言的情况下，TO来自PHY的数据丢失。接口114f支持至少2X2.5Gbp^5Gbps的组合读/写带宽，加上所需要的飛肖。为了将访问延腿小化，鄉成组读/写，最小的成组大小等于最小的可MSS组i央大小(64字节)。优选地，存在一种可SSS选项在链路到PHY方向上旁路(bypass)外部存储器。im地，DDRSDRAM接口114f经由计时、数字锁相环自迟锁定环以及I/O的专用资源而被完全支持。当SPI-3接口相对于MPI接口以不同时钟(50-125MHz)操作时，对于PHY接口就可以经由被PHY所断言的PTPA/STPA信号以及被链路层所断言的TENB信号的组合来(在链路层到PHY的方向上)背压自层。PTPA和STPA信号来自通常接口FIFO填充级别。对存储器(图2中的115)的读和写基于片上地址生成器114b所生成的地址和来自SPI-3接口117的带内端口地址，所述片上地址生成器114b经由来自MPI接口10的CHNUM(5:0)信号而被控制。要注意的是，MPI接口和SPI-3接口上的^&i旬次序可以是不同的。根据需要，片上接口FIF0114c(利用被旁路的外，储器)经由附加容量来解决这个问题。设备114具有三个主时钟域100MHz的MPI接口时钟域(包括114a、114b、114f和114c的一部分)；50-125MHz之间的任意频率的SPI-3接口时钟域(包括114d和114c的一部分)；以及由微^hS器接口时钟114e所控制的控制接口时钟域。SPI-3接口时钟域中的一44寺殊瞎况是100MHz时钟，在这种情况下，可以建立操作以使得计时减少到对整个数据路径(包括居间的接口存储器/接口FIFO)都同步的情况。然而，MPI接口和SPI-3接口的计时:^常是分离的并且有所不同，存储器和接口FIFO作为时钟域的边界提供服务。图2B图示了MPI接口10的当前雌实现方式，其中该接口由PHY层设备12和鄉各层设备116,直接支持。图3图示了如何对FC-2接口实现多分组接口10。PHY层设备12及其相关联的SDRAM13通过接口10耦合到具有相关联的SDRAM215的FC-2-E端口适配设备214。适配设备214ffl51FC-2-E端口接口耦合到FC-2光纤信道结构216。本领職术人员将意识到，Utopia-3接口具有以下接收侧信号32位M信号RDAT、时钟信号RCLK、1位接收使能信号RxENB、1位奇偶信号RxPRTY、1位信元开始信号RxSOC、用于直掛艮告的4位信元可用信号RxCLAV以^ffi于f^i旬的6位地址信号RxADDR。在发送侧，Utopia-3接口具有如下信号32位数据信号TDAT、时钟信号TCLK、1位发送使能信号TxENB、1位奇偶信号TxPRTY、1位信元开始信号TxSOC、用于直掛艮告的4位信元可用信号TxCLAV以及用于轮i旬的6位地址信号TxADDR。图4示出了本发明的接口倉滩如何被用于实现Utopia-3接口。PHY层设备12及其相关联的SDRAM13通过接口10耦合到Utopia-3适配设备314。适配设备314M5iUtopia-3接口耦合到ATM层设备316。图5类似于图2，但是所图示的本发明实施例在结合了本发明的同样设备中包括另外两种接口。在图5中，本发明的接口被结合在具有相关联的SDRAM13的SONETPHY层设备12中。接口10耦合到具有相关联的SDRAM115的适配设备114，并且耦合到L2/L3处理器116。另外，PHY层设备12被提《將4GB的以太网接口418，所述以太网接口418可以被用于连接到以太网交换丰/1/聚合器(aggregator)420。财卜，PHY层设备被提供有总线接口422，所述总线接口會,M48个STS-1職荷以及SONET时钟、SPE、H3以及C1信号。总线422被用于在设备12和TDM,驟効斜JV复用器424之间传输数据。图6类似于图2，但是所图示的本发明实施例在结合了本发明的同样设备中包括另外四种接口。在图6中，本发明的接口被结合在具有相关联的SDRAM13的SONETPHY层设备12中。接口10耦合到具有相关联的SDRAM115的适配设备114，并且耦合到L2/L3处理器116。另外，PHY层设备12被提f^4GB的以太网接口418，所述以太网接口418可以被用于连接到以太网交换|0/聚合器420。而且，PHY层设备被提供有端口419，它可以被配置为支持四个GMII(GB以太网媒/^拉接口)、四个TBI(十位接口，用于8B/10B编码)或24个SMII(串行媒^^虫立接口，用于100MB以太网)或微些接口的组合。这些其他接口还可以被用于连接到某些以太网设备420。在转到时序图之前应该解释的是，根据本发明的接口可以^H种模式下操作透明模式、监视模式和终止模式。这些模式是相对于PHY层设备所执行的功能而言的。在透明模式下，去掉头部(decapsulated)的通信业务流被直接送出到多分组接口10。只能保证8位字节的边界。SOF和EOF信号^H己了8位字节边界。帧定界(framedelineation)必须要在结合有多分组接口10的设备12之外完成。^i^视模式下，帧定界在设备12内部完成，但是没有丢弃LAPS(用于SDH的f凝各访问协议)/PPP(点到点协议)/BCP(,制协议)或者GFP，荷头部，并且SOF信号与職荷/协议头部的开始排起来。这有效的实现了LAPS/GFP帧的非接入鄉视，LAPS/GFP帧被无终止iWl。然而，丢弃了GFP的核心头部。在终止模式下，帧定界在设备12内部完成，但是丢弃了LAPS/PPP/BCP或GFP头部，并且SOF信号与所终止的、去掉头部的PDU的开始排起来。可以通过应用编程接口(API)，择这些操作模式。考虑接口行为的目的，所关注的正是SOF信号的对掛关系。顿接口的其斜寸论中将4顿以下符号。"n":自和解,过程的数目或信道数用"n"表示。单个过程可以是用于映射以太网帧、分组或块编码支路(tributaiy)。根据所述实施例，最多有24个信道。"s":对于在核心内的映射和解,过程能够被终止的STS-1/VC3的数目(一个VC4被视为育,运载3个VC-3的带宽)。根据当前的tm实施例，s的值是0到47。"q":GFP成帧适配过程的数目被计为"q"。对于线性扩展头部而言，数目"q"和"n"可以不同。"PHY":育,运载以太网帧或PPP分组的物理信道。接口10的接收侧通过n个信it/人PHY层12向链路层设备14发送m个字节。根据mW+7到n^8在32位数据路径PRDAT中分配字节时隙。换句话说字节#3被分配给位31—24，字节#2被分配给位23—16，字节#1被分配给位15—8，并且字节#0被分配给位7—0。PRDATVAL信号具有m行，一行对应于32位路径中的一个字节。当娜路&i:是有效字节时，PRDATVAL是高位。PRSOF信号也具有m行，除了透明GFP映射和透明鹏寸盼瞎况之外，m行都是高位，^i己以太网帧的开始(发生在第m字节时)和PPP分组的开始。PREOF具有m行，除了透明GFP,和透明映射盼嚴&外，m行都是高位，标记以太网帧的结束(发生在第m字节发生时)和PPP分组的结束。PRABT具有m行，m行都是高位，标记受损巾弥分组被接收(发生在第m字节时)和应该被放弃。这些行仅对于各个PREOFm信号是活动的，而在GFP透明/通用透明,的情况下则不是活动的。PRCHNUM具有5位，表明244^辑信道输出中的哪一个在发送到32位PRDAT上。当SONET月艮务器信号失败或者GFP/HDLC成帧错误出现在(多个)输出分组上时，PRSSF是高位。对于PRDATVALm，PRSSF不被限制(qualified);然而，对于对应于特定信道"n"的PRCHNUM，PRSSF则被限制。为了报告信道警报，必须利用PRDATVALm(需要是高位)以及指示被作为警J腿行报告的FIFO上溢(或其它错误情形)的各自PRABTm对PRCHNUM謝预率释。在设备12内不采取基于所述警报的任何动作。传输M31接口的最小分组大小是2字节长(对应于相继的SOF和EOF指示)。注意接收和发送方向之间的区另IJ。在RX方向，两个PDU需要被至少一个制虫的无效字节分开(原因在于SOF对准不^131在PHY层设备内的RX侧中进行缓冲而实现的)；因此，需要EOF/SOF的单独实例以及每字节的DATVAL。每个PRSOFm断言具有相应的唯一PREOFm'断言(m可以等于或不等于m，)。换句话说，帧可以在路径的字节弁1位置开始，并在不同的字节#位置结束。所有的有效，荷字节(包括错误)连同所断言的可用PRDATVALm信号一起被送出至lj数据总线上。PRABTm连同PRDATVALm和PREOFm—起被断言。当内部生成的SONET/SDH追踪^J^信号是活动之时，PRDATVALm仍然不、g，并且没有传输通过接口10的RX部分。在M31接口传输PDU/分衾g/帧期间，除了透明映射之外，如果断言内部生成的SONET/SDHig]^^C信号，贝肪文弃在传输着的分组。在透明鹏盼瞎况下，数据有效信号PRDATVALm被禁止。如逻辑公式(对于GFP空模式，max[q]=max[n]，然而对于GFP线性模式，max[q]<max[n])所表明的，对于GFP中的成帧映射和透明映射则断言PRSSF。接口10的发送侧在n个信道上从^g各层设备14向PHY层设备12发送m个字节。根据m*8+7到m*8在32位M路径PRDAT中分配字节时隙。换句话说字节#3被分配以位31-24，字节#2被分配以位23-16，字节#1被分配以位15-8，并且字节#0被分配以位7-0。PTDATVAL信号具有m行，一行对应于32位路径中的一个字节。当M路&h是有效字节时，PTDATVAL是高位。PTSOF信号也具有一行，除了透明GFP映射和透明,之外，该行是高位，标记以太网帧的开始和PPP分组的开始。要注意的是，在发送方向，^^虫的PTSOF就足够了。这是因为(1)至少一个PTDATVALm必须在要发送的连续的PDU之间中的至少一个字节的辦卖时间内是赫的，以及(2)在两个连续字节上包括SOF和EOF指示的巾舰应于错误帧^^夂弃帧的特殊瞎况。对于这种f練瞎况，SOF或EOF指示不出现在接口上，然而，这种情况是在内部解码的。PTEOF是单独的行，它是高位，标记以太网帧的结束和PPP分组的结束(除了透明GFP,和透明,之外)。要注意的是，在发送方向，单独的PTEOF就足够了。这与仅仅单个PTSOF,舰够的原因是完全相同的。PRABT具有单个行，该行是高位的，用于放弃对当frtf入帧的映射，并且舰于成帧的GFP、PPP/HDLC、透明HDLC和LAPSX.85,是有效的。PTABT信号与PTEOF信号相对准，并且二者都发生在相同的PCLK2周期上。PDREQ是从PHY层设备到li^各层设备的单行输出，指示由PTCHNUM所指示的信道需要数据，所述PTCHNUM是从PHY层设备到,层设备的5行输出。PTCHNUM信号与PTDAT/PTSOF上的返回数据之间的延迟是7个时钟周期(PCLK2)。PTCHNUM信号先于PDREQ信号三个时钟周期(PCLK2)。这样，PDREQ信号与PTDAT/PTSOF上的返回数据之间的g是4个时钟周期(PCLK2)。PTPLI(16位宽的itAPDU长度指示器，该长度指示器能够指示最大64K字节的长度)与PTSOF信号排起来。对于所有瞎况而言，M51分组接口传输的最小分组大小是至少2字节长。在PTPLI位与PTEOF的状态不匹配盼瞎况下，PTPLI值会使PTEOF指示无效。对于通过PDREQ的给定数据请求，如果在没有紧跟在前面的PTEOF指示的情况下，没有(用各自的第m字节)断言PTDATVALm，则这就表明外部FIFO出现下溢的情况，并且为所关注的输入PDU执行适当的错误管理动作。当PTDATVALm不活动时，忽略PTDAT、PTSOF、PTEOF和PTABT。在需要映射之时，提前生成对信道的数据请求。当同时断言PTABT、PTDATVALm和PTEOF时，就放弃分组。如果在没有断言PTEOF或PTDATVALm的情况下，PTABT信号被断言了，则它就被忽略。当生成了对信道的数据请求且没有提供数据而且当前没有进行任何的分纟W帧发送时，贝IJ向映射^^f共指示以按照配置插入空闲/填充字符。这发生在PHY层设备12内部。当生成了对信道的数据请求且没有提供数据而且当前正在发送帧时，则向放弃对该信道的帧传输。7織荷被插入空闲/土真充字符，直至'J娜请求时为该信道断言PTSOF为止。现在参见图7，示出了接口的RX侧的通常功能，即没有图示PRSSF。从PRCLK信号与其他信号的比较中应该注意的是信号在时钟上升沿变化并且在下降沿是有效的。信道号RCHNUM以固定的、时分复用的循环周期重复着。分隔开t8和tx-3的平行曲线在图中示出了有间隔。从tl到仏信道N-2在接收数据。在时间t2，PRDATAVAL妙低位，这表明信道N-1没有运载<封可有效数据。在时间t3，PRDATAVAL变为高位，并且信道n接收数据。在时间t4，PRDATAVAL变为低位，并且信道1丢失数据。在时间t5，PRDATAVAL变为高位并且保持高位直到t8，在时间t8期间，信道2、3和4接收数据。在时间t7，信道4接收帧内的最后字节。在时间t8，PRDATAVAL^j低位，并且信道5丢失。在时间tx-3，信道N-1开始新的帧。在时间tx-2，信道n放弃当前分组，并且在时间tx-l，信道l丢失数据。图8是接口发送侧的信号时序图。在PDREQ信号和PTDAT信号之间，有两^fg想线(phantomline)，在两条线之间，信道号指示对其而言数据在数据路^i:实际正被发送的信道。需要重申的是，PTCHNUM和PTDAT之间有7个周期的延迟，并且在PDREQ和PTDAT之间有4个周期的延迟。这样，在时间tl，PTCHNUM指満信道n，但是PTDAT正在向信道N-7发送数据。信道N的数据实际在时间t8被接收。时间t2、t3和t4示出了PTCHNUM和PTDAT之间的相同延迟。在t5，PDREQ^j低位，并且在t9，看到这对于PTDAT的影响(由0指示的刺顿的M时隙)。對以地，当PDREQ在时间t7变为低位时，在时间tll看出MPTDAT的影响。从前面的讨论中可以理解，多分组接口提供了对PDU封装(成帧)信道的直接访问，并且MM当的适配层而使得相应的SONETVCG对基于任意，的标掛私有fil^层-PHY层接口,用，逸就允许用户更加灵活的^fflPDU成帧信道和SONETVCGoMPI还允许在PDU上成帧，而无需对臓荷进行缓冲，由liW^待时间有所贡献。多分组接口相对于已经缓冲，荷的外部网络处理器允许最优操作。该接口被设计为适应SONET/SDH，并允许以完全确定的适配开销对任何通用PDU进行任意长度的稳健成帧。它还允许多种鄉的PDU在相同接口的不同信道上同时^ffi该接口。这有助于多业务聚合应用，允许将混合的通信业务映射至U公共的传输层。这样的混合应用的例子可以是要求基于完全不同且不可兼容标准的物理接口-诸如UTOPIA-2和SPI-3的分纟M务和AIM的同时映射。这里已经描述并说明了多分组接口的若干实施例。尽管已经描述了本发明的特定实施例，但是并非旨在将本发明限定于此，而是意在想要使本发明的范围如现有技术所允许的宽度相同，并且同样来阅读本说明书。这样，尽管公开了特定的时钟速度和数据路径宽度，但是应该理解也可以使用其他速度和宽度。而且目前雌五位信道标识符，但是在具有更多颇少信道的不同的实施例中，可以是不同的位数。另外，尽管适配设备被描述为ASIC或FPGA，但是应该理解还可以使用通用处理器。而且，在单向或双向上可以提供额外的管脚，以支持诸如奇偶性的其他特性。因此，本领域技术人员应该理解，在不背离所要求的樹特喵围盼瞎况下，还可以对所提供的发明进行其他修改。权利要求1.一种用于在PHY层设备和链路层设备之间进行通信的多分组接口，包括在其上传输来自多个信道的分组数据的多信道多位数据信号；与所述多信道多位数据路径相关联的时钟信号；指示允许哪个信道使用数据路径的信道号信号；以及指示在所述多信道多位数据路径上传输的分组的长度的带外净载荷长度指示器信号。2、根据权利要求l的接口，其中所述多信道多位信号是多信道多字节数据信号。3、根据权利要求2的接口，还包括多位接收侧帧开始信号；多位接收侧帧结束信号；以及多位接收侧有效信号。4、根据权利要求3的接口，还包括多位接收侧放弃信号。5、根据权利要求4的接口，还包括接收侧服务器信号信号。6、根据权利要求2的接口，还包括多位发送侧娜有效信号。7、一种多分组接口，包括在其上传输来自多个信道的分组的多信道多位接收侧数据信号；在其上传输来自多个信道的分组数据的多信道多位发送侧数据信号；与所述多信道多位接收侧娜信号相关联的接收侧时钟信号；与所述多信道多位发送侧信号相关联的发送侧时钟信号；以及指示《:所述多信道多位发送侧信号传输的分组的长度的带外，荷长度指示器信号。8、根据权利要求7的接口，其中所述信号都是多字节宽的信号。9、根据权利要求8的接口，还包括指示在所述多信道多位接收侧数据信号上传输的来自信道的分组开始的多位接收侧帧开始信号；指示在所述多信道多位接收侧数据信号上传输的来自信道的分组结束的多位接收侧帧结束信号；指示在所述多信道多位接收侧数据信号上传输的数据的有效性的多位接收侧有效信号；以及指示^^述多信道多位接收侧数据信号上传输的分组将被放弃的多位接收侧放弃信号。10、根据权利要求9的接口，还包括指示^0f述多信道多位发送侧數据信号上传输的数据的有效性的多位发送侧有效信号。11、一种多分组接口，包括多位繊信号；时钟信号；以及多个控制信号，其中所述翻信号、所述时钟信号以^0f鹏制信号使得育辦il51^配层机制禾拥多个不同链路层协i^4fi^信。12、根据权利要求ll的接口，其中所述多个控制信号包括指示在所述多位数据信号上传输的分组的长度的带外臓荷长度指示器。13、根据权利要求ll的接口，其中所述多个^S各层协议包括系统分组接口(SPI)协议、AIM的通用测试和操作物理接口(UTOPIA)协议以及光纤信道(FC)E端口协议中的至少两个。14、根据权利要求ll的接口，其中接口掛共对PDU封^ft道的直接访问。15、根据权利要求14的接口，其中接口提供访问SONETj^以级联组的链路层协议。16、根据权利要求ll的接口，其中所述接口允许在不对臓荷进職中的情况下完鹏用成帧过程(GFP)。17、根据权利要求ll的接口，其中-所述多个控制信号包括信iii^择信号，信道选择信号飾繊信号以使得它會,被不同数据源在不同时间使用。18、根据权利要求ll的接口，其中所述{言道由不同的^^各层协i义iOT。19、根据权利要求ll的接口，其中信号是32位宽。20、根据权利要求ll的接口，其中所鹏制信号包括帧开始、帧结束、有效、放弃以刻艮务器信号失败。21、一种用于将^J各层设备耦合至,理层的PHY层设备，所述PHY层设备包括SONET/SDH接口；以及PHY层—链路层接口，PHY层一^各层接口包括在其上传输来自多个信道的分组数据多信道多位数据信号；与所述多信道多位娜信号相关联的时钟信号；指示允许明5个信道{顿信号的信道号信号；以及指示在所述多信道多位信号上传输的分组的长度的带夕卜净载荷长度指示器信号。22、一种用于将鹏层设备耦合至U物理层的方法，包括将PHY层设备耦合至,理层，fflil多分组接口^^层设备耦合到PHY层设备，该多分组接口包括在其上传输来自多个信道的分组的多信道多位数据信号；与所述多信道多位路径相关联的时钟信号；指示允许哪个信道1顿路径的信道号信号；以及指示4^述多信道多位路^1:传输的分组的长度的带夕卜净载荷长度指示器信号。23、根据权利要求22的方法，其中多信道多位信号是多信道多字节数据信号。24、根据权利要求23的方法，其中多分组接口还包括多位接收侧帧开始信号；多位接收侧帧结束信号；以及多位接收侧娜有效信号。25、根据权利要求24的方法，其中多分组接口还包括:多位接收侧放弃信号。26、根据权利要求25的方法，其中多分组接口还包括:接收侧服务器信号失败信号。27、根据权利要求23的接口，其中多分组接口还包括:多位发送侧M有效信号。全文摘要一种能够通过在ASIC或FPGA上所提供的简单适配层而适用于任意几种链路层接口的多分组接口。根据本发明的接口在发送和接收方向上包括多位数据信号、多位信道标识符、分组放弃/错误信号、帧开始信号、帧结束信号、数据有效信号以及接口时钟。在发送方向，该接口还包括数据请求信号和多位PDU长度指示器信号。在接收方向，该接口还包括服务器信号失败信号。文档编号H04J3/16GK101278506SQ200680030572公开日2008年10月1日申请日期2006年8月21日优先权日2005年8月23日发明者A·杜塔,D·斯里尼瓦桑,K·S·辛格,S·巴塔查里亚,S·穆克霍帕迪亚伊,V·库马申请人:美商传威股份有限公司