专利名称：多通道osd视频叠加控制器的制作方法
技术领域：
本发明涉及视频叠加的技术领域，具体涉及一种基于FPGA实现的，可以同时将单色字符/图形叠加到多路非同步视频信号中的多通道0SD视频叠加控制器。
背景技术：
0SD (On Screen Display)视频叠加控制器是一种在模拟视频信号中叠加字符或者图形信息，使视频图像中叠加有字符或者图形的设备。如在视频中显示日期、时间、参数、公司标识、摄像机位置等。目前，OSD视频叠加技术应用于安防、路桥监控、电梯显示、银行点钞、测试测量数据显示等多行业和多场合中。
OSD实现的过程为存储器(一般为内存的一段)的内容与显示终端上的像素一一对应，这种一一对应的关系一般通过寄存器设置，然后由硬件上来负责实现。
国内普遍使用的OSD视频叠加控制器芯片为NEC公司的生产的64系列，如uPD6453、 uPD6467和富士通(FUJITSU)公司的MB90092。而现有技术中的OSD视频叠加控制器也以这两类控制器为代表。
NEC公司这两种控制器，在控制字符/图形的黑边和黑边内的叠加信息的效果方面很出色；但在叠加内容方面，uPD6467仅能叠加芯片内ROM中固化好的字符/图形，uPD6453支持内部ROM和用户自定义16个字符/图形。因此两种控制器仅仅能够满足只要求使用内部字符/图形或者自定义不超过16个字符/图形的情况，而在实际应用中，需要的字符/图形通常要多于16个。
富士通公司的MB90092，可以叠加显示8192种用户自定义字符/图形，但是其实现需要外部另行扩展一片ROM或者FLASH ROM来存储这些字符/图形信息。MB90092虽然解决了对于字符和图形数量的要求，但MB90092字符/图形黑边是通过左右移动字符/图形点阵来计算出来的，每个字符/图形的点阵都需要特殊处理，黑边叠加效果不佳，尤其在监视器尺寸较大时，可以明显看出不连续的黑边，破坏了字符/图形显示效果。
4现有技术中的两类视频叠加控制器，在需要多路视频叠加的使用场
合时，需要重新配置电路，致使电路复杂，PCB的面积增加，从而导致系统的集成度下降，成本上升。尤其是在使用MB90092芯片时，多路视频叠加中的每路视频叠加控制器都需要单独配置一个存储用户字符/图形的ROM或者FLASH ROM,导致成本大幅度上升。
发明内容
为解决上述现有技术中所存在的问题，本发明提供了一种基于FPGA实现的，可以同时将单色字符/图形叠加到多路非同步视频信号中的多通道OSD视频叠加控制器。
本发明为解决公知技术中存在的技术问题所采取的技术方案是本发明的多通道0SD视频叠加控制器，其结构是基于FPGA实现的，字符/图形的叠加采用位图方式，包括可以和用户进行数据交互的串并
行CPU接口模块；用于视频叠加状态设置的状态寄存器模块；用于缓冲
用户输入的视频叠加数据的数据缓冲区模块；多路视频信号处理模块；暂存多路视频显示数据的显示缓冲区模块；根据显示缓冲区模块中数据的内容产生叠加控制信号和叠加信息的多路视频字符/图形叠加控制模块；响应视频信号处理模块的数据读取请求和数据缓冲区数据写入请求信号进行数据读写控制的视频叠加0SD控制器模块和存储器接口模块。本发明还可以采用如下技术措施
所述的CPU接口模块包括串行接口和并行接口，用户通过由所述串行或者并行CPU接口之一，可以写入或者读出状态寄存器信息；状态寄存器存储每路视频的字符/图形叠加位置、叠加像素宽度和是否允许叠加字符/图形的信息；将多路视频的字符/图形的叠加信息预先写入数据缓冲区模块，数据缓冲区模块可以缓存字符/图形叠加数据。
所述的多路视频信号处理模块，分别处理多路非同步视频信号，产生正确的行数据读请求信号，并且可以根据状态寄存器设置的叠加偏移地址产生叠加位置偏移使能，根据显示使能状态寄存器产生显示使能信
号
所述的0SD控制器模块对多路视频信号处理模块发出的数据读取请求信号和数据缓冲区模块中的数据信号进行协调；在接收到多路视频信号处理模块发出的数据读请求后，从存储器中读出该行要叠加的字符/图形数据到对应视频显示缓冲区模块中，显示缓冲可以缓存该路视频的
显示数据，0SD控制器如果发现数据缓冲区中有数据要写入存储器时，
则等待叠加空闲时将数据写入到存储器中。
所述的显示缓冲区模块共有多路，每个模块为该路视频的显示进行
缓冲；显示缓冲区使用FPGA内部的嵌入式RAM实现，缓冲区内的数据通 过0SD控制器模块进行更新，在每次多路视频信号处理模块发出数据请 求后，0SD控制器模块根据多路视频信号处理模块提供的数据信息，通 过存储器接口读取存储器中对应单元的数据后写入到显示缓冲区中。
所述的字符/图形叠加控制模块共有多路，每个模块控制叠加字符/ 图形到对应视频；在状态寄存器禁止该路叠加时，叠加控制器不理会显 示缓冲区中的叠加数据，不产生控制信号；在状态机寄存器允许该路叠 加功能时，叠加控制模块在接收到多路视频信号处理模块产生的叠加开 始信号后，根据显示缓冲区中的数据产生控制信号和叠加信息，叠加控 制模块依照状态寄存器所设置的像素宽度可以调整叠加在视频上的字符 /图形的像素宽度。
本发明具有的优点和积极效果是
本发明的多通道OSD视频叠加控制器，采用单片FPGA实现，可以同 时将任意用户自定义单色字符/图形叠加到多路非同步视频信号中，字符 /图形叠加基于位图方式，叠加效果出色、稳定。用户只需将要叠加的字 符/图形通过CPU接口模块写入到存储器中即可，字符/图形完全由用户 自己定义，并且多路视频的叠加字符/图形均由CPU接口写入，多路视频 叠加只需在用户CPU端配置一片ROM或者FLASH R0M来存储字符/图形即 可。不仅解决了现有叠加控制器只能叠加芯片内部的字符/图形(或者最 多16个用户自定义字符/图形)的缺点，同时减少了存储芯片的使用数 量，降低了生产成本和使用成本。
附图中表现了本发明的一个实施例一8通道的0SD视屏叠加控制器， 并对此进行详细说明。
图1是本发明的多通道0SD视频叠加控制器的结构框图2是本发明的多通道0SD视频叠加控制器在实际应用中的结构框图。
具体实施例方式
下面结合附图详细说明本发明的具体实施例。
图1是本发明的多通道OSD视频叠加控制器的结构框图。
如图l所示，本发明的8通道0SD视频叠加控制器，字符/图形的叠 加采用位图方式，其结构是基于FPGA实现的，包括可以和用户进行数 据交互的串并行CPU接口模块；用于视频叠加状态设置的状态寄存器模 块；用于缓冲用户输入的视频叠加数据的数据缓冲区模块；8路视频信 号处理模块产生叠加信息读取请求信号；暂存8路视频显示数据的显示 缓冲区模块；根据显示缓冲区模块中数据的内容产生叠加控制信号和叠 加信息的8路视频字符/图形叠加控制模块；响应视频信号处理模块的数 据读取请求和数据缓冲区模块中的数据写入请求信号进行数据读写控制 的视频叠加OSD控制器模块和存储器接口模块。
CPU接口模块包括串行接口和并行接口，用户通过由所述串行或者 并行CPU接口之一，可以写入或者读出状态寄存器信息；状态寄存器存 储每路视频的字符/图形叠加位置、叠加像素宽度和是否允许叠加字符/ 图形的信息；将8路视频的字符/图形的叠加数据预先写入数据缓冲区模 块，数据缓冲区模块可以缓存字符/图形叠加数据。
8路视频信号处理模块，分别处理8路非同步视频信号，依据视频 信号产生正确的数据读请求信号，并且可以根据状态寄存器设置的叠加 偏移地址产生叠加位置偏移使能，根据显示使能状态寄存器产生显示使 能信号。
OSD控制器模块对8路视频信号处理模块发出的数据读取请求信号 和数据缓冲区模块中的数据写入信号进行协调；在接收到8路视频信号 处理模块发出的数据读请求后，从存储器中读出要叠加的字符/图形数据 到对应视频显示缓冲区模块中，显示缓冲可以缓存该路视频的显示数据， OSD控制器如果发现数据缓冲区中有数据要写入存储器时，则等待叠加 空闲时将数据写入到存储器中。
显示缓冲区模块共有8路，每个模块为该路视频的显示进行缓冲； 显示缓冲区使用FPGA内部的嵌入式R認实现，缓冲区内的数据通过OSD 控制器模块进行更新，在每次视频信号处理模块发出数据请求后，OSD 控制器模块根据视频信号处理模块提供的数据信息，通过存储器接口读取存储器中对应单元的数据后写入到显示缓冲区中。
字符/图形叠加控制模块共有8路，每个模块控制叠加字符/图形到
对应视频；在状态寄存器禁止该路叠加时，叠加控制器不理会显示缓冲 区中的叠加数据，不产生控制信号；在状态机寄存器允许该路叠加功能 时，叠加控制模块在接收到视频信号处理模块产生的叠加开始信号后， 根据显示缓冲区中的数据产生控制信号和叠加信息，叠加控制模块依照 状态寄存器所设置的像素宽度可以调整叠加在视频上的字符/图形的像 素宽度。
图2是本发明的8通道0SD视频叠加控制器在实际应用中的结构框图。
如图2所示，微控制器MCU通过串行或者并行接口与0SD视频叠加 控制器进行通讯，视频的行场分离电路将该路视屏的行场信号送到0SD 视频叠加控制器的行场采集端口，存储器与0SD视频叠加控制器的存储 器接口相连，叠加控制信号字符图形插入器就构成了 8通道视频字符/ 图形叠加系统。
权利要求
1、一种多通道OSD视频叠加控制器，其特征在于其结构是基于FPGA实现的，字符/图形的叠加采用位图方式，包括可以和用户进行数据交互的串并行CPU接口模块；用于视频叠加状态设置的状态寄存器模块；用于缓冲用户输入的视频叠加数据的数据缓冲区模块；多路视频信号处理模块；暂存多路视频显示数据的显示缓冲区模块；根据显示缓冲区模块中数据的内容产生叠加控制信号和叠加信息的多路视频字符/图形叠加控制模块；响应视频信号处理模块的数据读取请求和数据缓冲区模块中的数据写入请求信号进行数据读写控制的视频叠加OSD控制器模块和存储器接口模块。
2、 根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于 CPU接口模块包括串行接口和并行接口，用户通过由所述串行或者并行 CPU接口之一，可以写入或者读出状态寄存器信息；状态寄存器存储每 路视频的字符/图形叠加位置、叠加像素宽度和是否允许叠加字符/图形 的信息；将多路视频的字符/图形的叠加信息预先写入视频叠加数据缓冲 区模块，数据缓冲区模块可以缓存字符/图形叠加数据。
3、 根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于 多路视频信号处理模块，分别处理多路非同步视频的信号，依据视频信 号产生正确的数据读请求信号，并且可以根据状态寄存器设置的叠加偏 移地址产生叠加位置偏移使能，根据显示使能状态寄存器产生显示使能 信号。
4、 根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于-0SD控制器模块对多路视频信号处理模块发出的数据读取请求信号和数 据缓冲区模块中的数据信号进行协调；在接收到多路视频信号处理模块 发出的数据读请求，从存储器中读出要叠加的字符/图形数据到对应视频 显示缓冲区模块中，显示缓冲可以缓存该路视频的显示数据，0SD控制 器如果发现数据缓冲区模块中有数据要写入存储器时，则等待叠加空闲 时将数据写入到存储器中。
5、 根据权利要求4所述的多通道0SD视频叠加控制器，其特征在于 显示缓冲区模块共有多路，每个模块为该路视频的显示进行缓冲；显示 缓冲区使用FPGA内部的嵌入式R颜实现；缓冲区内的数据通过0SD控制器模块进行更新，在每次多路视频信号处理模块发出数据请求后，0SD 控制器模块根据多路视频信号处理模块提供的数据信息，通过存储器接 口读取存储器中对应单元的数据后写入到显示缓冲区中。
6、根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于 字符/图形叠加控制模块共有多路，每个模块控制叠加字符/图形到对应 视频；在状态寄存器禁止该路叠加时，叠加控制器不理会显示缓冲区中 的叠加数据，不产生控制信号；在状态机寄存器允许该路叠加功能时， 叠加控制模块在接收到行场信号采集模块产生的叠加开始信号后，根据 显示缓冲区中的数据产生控制信号和叠加信息，叠加控制模块依照状态 寄存器所设置的像素宽度可以调整叠加在视频上的字符/图形的像素宽
全文摘要
一种多通道OSD视频叠加控制器，其结构是基于FPGA实现的，包括CPU接口模块；状态寄存器模块；数据缓冲区模块；多路视频信号处理模块；显示缓冲区模块；多路视频字符/图形叠加控制模块；视频叠加OSD控制器模块和存储器接口模块。本发明的多通道OSD视频叠加控制器，可以同时将任意用户自定义单色字符/图形叠加到多路非同步视频信号中，字符/图形叠加基于位图方式，叠加效果出色、稳定。字符/图形完全由用户自己定义，多路视频叠加只需在用户CPU端配置一片ROM或者FLASH ROM来存储字符/图形，降低了生产成本和使用成本。
文档编号H04N5/445GK101640768SQ20081005400
公开日2010年2月3日 申请日期2008年7月30日 优先权日2008年7月30日
发明者林 戴, 飞 高 申请人:天津天地伟业数码科技有限公司