专利名称：一种数据交换处理板及其相应交换处理系统的制作方法
技术领域：
本发明属于通信技术领域，涉及一种高密度数据交换处理板及其相应交换处理系统， 该交换处理板适用于构造互联网T比特级核心路由器及交换机的数据交换处理板。
背景技术：
大型通信系统，如T比特级核心路由器及交换机，通常由以下主要部件组成线卡(Line Card)、交换处理板(Switch Card)、背板(Backplane)等，如图1 (核心路由交换系统结构示意图)所示。各部件的功能如下线卡负责数据的接入处理，同时负责输 往背板的数据的队列和流量管理；交换处理板负责各线卡间的数据交换处理；背板是连接 线卡和交换处理板的桥梁，它通过高速接插将所有板卡连接起来，起连接作用。整个路由交换处理的过程是这样的，负责接入的线卡(如线卡1)将10GPOS (Packet overSONET，即同步光纤网上的数据分组)信号经由光纤接入后，先通过XFP(10Gb小 尺寸可插拔光收发器)完成光电转换，再经10G ASIC( Application Specific Integrated Circuit,即特定用途集成电路)完成成帧还原及数据包的解析处理，然后按照主控系统下发的路由 表单通过背板到达交换处理板，再由交换处理板根据相应的交换表单交换至负责输出的目 标线卡，由输出线卡的数据处理单元处理后再通过电光转换(出口是光接口)发往目标光 纤线路。在此过程中，交换处理板作为一个核心数据处理部件，占有十分重要的地位。为了最 大限度地提高整个通信系统的处理能力，在有限的机箱插槽空间内，交换处理板交换能力 的高低，交换处理板单板处理能力的高低，交换处理板的配置灵活性的好坏，都直接决定 着整个通信系统的性能。目前，大型交换机路由器的交换处理板大多是基于Switch Fabric架构的，其典型拓扑 结构图如图2所示。整个交换架构由两部分组成TM (Traffic Management)芯片和Fabric 芯片，它们通过高速SerDes (序列化器/反序列化器)连接。其中TM芯片负责交换数据 的流程管理和队列管理，SwitchFabric芯片负责各个TM间的数据交换处理。其中位于线卡后端的TM芯片负责交换数据的队列管理及流量管理，并负责完成并串 转换，转换后的高速串行数据经背板到达交换处理板后，由交换处理板根据路由交换信息 完成交换调度。由于现有Fabric芯片的交换能力有限，单片最高仅为80G，如果要处理80G以上数据量的交换，就需要将多片Switch Fabric芯片并起来使用，如图2所示即是多片 Fabric与多片TM芯片的多星型拓扑结构。采用多星型拓扑交换架构的交换处理板典型方案如图3所示。整个交换处理板上主要 由Fabric芯片和SerDes连接器(Connector)组成。由于采用星型拓扑，各Fabric芯片之 间没有任何连接关系，仅通过高速SerDes连接器将各个Fabric的SerDes全部引出，然后 通过背板接插件与分布在各个线卡上的TM芯片连接起来。该方案虽能实现了 TM间的数 据交互，但是无法实现Fabric内的数据交互，不便于数据的集中处理和调度。如果需要实 现SwitehFabric芯片之间的连接和数据交换，则各Fabric芯片就需要牺牲一半的带宽，很 显然这种应用较并行使用而言缺乏灵活性，且牺牲了交换带宽，在实际应用上来看是得不 偿失的。发明内容本发明的目的在于克服上述己有技术的缺陷，提出一种高密度、大容量、可扩展的交 换处理板结构。在目前Fabric架构及处理能力还很有限的情况下，提出了一种新的解决大 容量数据交换处理的方案。 本发明的技术方案如下一种数据交换处理板，其特征在于包括至少一块FPGA器件，所述FPGA通过序列化 /反序列化连接器接口与背板连接。所述的数据交换处理板，包括多块相同的所述FPGA器件，每块FPGA器件还包括与 其它FPGA星型连接的序列化/反序列化连接器接口 。所述的数据交换处理板，还包括与FPGA数量对等的网络搜索引擎，其中各网络搜索 引擎通过其数据地址总线连在对应的FPGA上。所述的各网络搜索引擎外挂一静态随机存取存储器。所述的各网络搜索引擎多片级联。所述FPGA器件还包括与其他数据交换处理板连接的序列化/反序列化连接器接口 。一种数据交换处理系统，包括两个数据交换处理板，其特征在于所述数据交换处理板 包括至少一块FPGA器件，所述FPGA通过序列化/反序列化连接器与背板连接；两块数据 交换处理板之间的序列化/反序列化连接器接口通过光缆或同轴电缆实现级联。一种数据交换处理系统，其特征在于采用多个数据交换处理系统作为二级交换平台，所述数据交换处理系统，包括两个数据交换处理板；所述数据交换处理板包括至少一块 FPGA器件，所述FPGA通过序列化/反序列化连接器接口与背板连接；两块数据交换处理 板之间通过光缆或同轴电缆实现级联；还采用多个单个数据交换处理板作为第一级输入和 第三级输出平台。本发明的优点在于，该交换处理板可以采用星型拓扑，单板密度高、接口标准、配置 灵活，在满足数据交换的高带宽的需求的同时，具备原有Fabric架构不可比拟的健壮性及 结构灵活无限扩展特性。该数据交换处理板在提供大容量线速交换能力的同时，还提供了 丰富的基于内容的过滤及处理功能。完全可以支持不同数量FPGA的动态扩展，甚至可以 在接口允许范围内无限级联。因此该数据交换处理板在突破了传统的背板交换系统在数据 汇聚及处理方面的缺陷的同时，还能从根本上解决目前的背板交换技术的在带宽及扩展性 方面的限制。FPGA强大的可编程能力及高速处理能力，高带宽超高速的功能可定制接口， 及高性能的NSE内容搜索引擎，使得本构架不仅可以应用在高端的网络处理上，也可以应 用在防火墙、金融及其他安全领域或是存储、数据分析、数据处理等等除安全和网络之外 的领域。
图1是核心路由交换系统结构示意图；图2是典型Switch Fabric架构拓扑图；图3是Fabric架构交换处理板结构图；图4是本发明的数据交换处理板结构示意图；图5是数据交换处理系统二级级联示意图；图6是CLOS网络(一种严格无阻塞多级结构网络)三级交换架构集群扩展示意图。
具体实施方式
下面结合附图对此交换处理板进行说明。图4为一种采用星型拓扑结构的数据交换处理板，该处理板由七片FPGA和七片NSE (网络搜索引擎)组成(事实上在交换带宽需求不超过80G的情况下用一片FPGA即可实 现该交换处理板，但是对于大交换容量系统则需要做多片FPGA扩展，理论上可以是任意 数量，本具体实施例采用了七片FPGA)。由图4可见，该处理板的系统架构有以下两部分组成七片(当然如果接口允许的话 可以更多)FPGA及七片NSE器件(与FPGA数量对应，做高级过滤处理时才需要)。其全一致，既负责与其他FPGA的互连，又负责与内部的NSE通讯， 还经过SerDes与背板高速接口 G.125G-SerDes接口 ，序列化器/反序列化器接口即千兆位 级串行收发器接口)，是整个数据交换处理板系统的核心，经过SerDes变换后的数据通过 高速差分线与FPGA的SerDes接口或高速userIO相连。整个系统的拓扑结构是这样的，具体来说是采用FPGA自带的3.125G-SerDes接口。 七片FPGA每片提供6对3.125G-SerDes接口 ，分别与其余六片FPGA实现星型拓扑全互 连。如此则每片FPGA的内部数据交换带宽为6x3.125Gx2=37.5Gbps，扣除SerDes的8B/10B (一种信令编码方法)变换后的纯交换能力为37.5Gx8/10=30Gbps。此带宽大于每片FPGA 与背板的接口带宽(20Gbps)，因此可以保证线速处理。FPGA与NSE的接口则采用NSE器件的标准接口 ， NSE通过其标准数据总线直接连 接在FPGA上，负责接入数据报文的内容査找过滤，具体的数据过滤能力依赖与所选NSE 器件。此处的配置比较灵活，甚至可以采用NSE外挂SRAM (静态随机存取存储器)或者 多片NSE级联，如此则系统的过滤査找能力很容易上升到百万条。充分体现了用FPGA搭 建系统的灵活性。与背板的高速接口是整个交换处理板的数据通道，负责整个系统所有线卡的数据交 换。具体来说也是采用FPGA自带的3.125G-SerDes接口，每片FPGA使用8对，如此则 整个交换处理板共有7x8=56对3.125G-SerDes接口 ，总交换能力为56x3.125Gx2=350Gbps， 扣除SerDes的8B/10B变换后的纯交换能力为350Gx8/l(^280Gbps。当然，这仅是单块交 换处理板的交换能力。事实上，也可以用图4所示数据交换处理板取代图2所示Switch Fabric架构中的Fabric,这样可以实现多块交换处理板的扩展，如此则整个交换系统很容 易上升到T级别。FPGA结合高性能NSE (网络搜索引擎)的高级数据过滤处理能力，可以做2 7层 内容过滤处理。在完成各线卡间的数据交换的同时，还可实现对接入数据的高级过滤(通 过扩展NSE实现)和综合处理(通过对FPGA内部的编程实现)。此外，此基于FPGA的架构的交换处理系统很容易实现CLOS网络(一种严格无阻塞 多级结构网络)架构的多级交换网，具体来说就是在每片FPGA上开辟专门的二级交换通 道，各通道均采用SerDes接口实现，具体实现方式上又分为二级级联(背靠背方式)和三 级集群扩展方式，分别如图5和图6所示。在图5中，Platform 1和Platform 2在原有图4所示的交换处理板标准平台上开辟了 专门的二级交换通道，即标准的高速SerDes (序列化器/反序列化器)连接，两个平台之6间通过该通道实现背对背互连，(数据交换处理板与线卡的接口是交换处理板的前部接口， 与之相对的交换处理板之间互连的接口为背部接口，如图5所示的数据交换处理板左侧 SerDes接口将会连接到背板)具体的连接方案可以采用光缆或同轴电缆(因为SerDes位于不同的平台，所以需要电缆或光缆连接)，如此则轻易实现了接入能力及交换容量的倍士幽 丄曰0图6则是该交换处理板的另外一种用途——CLOS网络三级集群扩展。即在实现图5 所示二级背对背交换的基础上，将交换处理板作为专门的CLOS二级交换平台，如图5所 示的CLOS Platforml、 2所示。该CLOS平台1至m作为CLOS网络架构中的中间级，原 有标准平台(图4所示)Platforml至n分别作为CLOS网络的第一级(输入)和第三级(输 出)(注所有接口都是双向的，因此每个标准平台既是输入也是输出)，如此则实现了 一个严格无阻塞的开放式CLOS网络集群扩展平台。如图6所示，第一级和第三级同样是 通过SerDes接口与二级交换平台连接的，因为SerDes位于不同的平台，所以需要电缆或 光缆连接。这样，每块FPGA上至少需要四个SerDes接口 (40G接口，与背板20G接口， 与CLOS交换平台20G接口。)
权利要求
1、一种数据交换处理板，其特征在于包括至少一块FPGA器件，所述FPGA通过序列化/反序列化连接器接口与背板连接。
2、 如权利要求1所述的数据交换处理板，其特征在于包括多块相同的所述FPGA器 件，每块FPGA器件还包括与其它FPGA星型连接的序列化/反序列化连接器接口 。
3、 如权利要求1或2所述的数据交换处理板，其特征在于还包括与FPGA数量对等 的网络搜索引擎，其中各网络搜索引擎通过其数据地址总线连在对应的FPGA上。
4、 如权利要求3所述的数据交换处理板，其特征在于各网络搜索引擎外挂一静态随 机存取存储器。
5、 如权利要求3所述的数据交换处理板，其特征在于各网络搜索引擎多片级联。
6、 如权利要求1所述的数据交换处理板，其特征在于所述FPGA器件还包括与其他 数据交换处理板连接的序列化/反序列化连接器接口 。
7、 一种数据交换处理系统，包括两个数据交换处理板，其特征在于所述数据交换处 理板包括至少一块FPGA器件，所述FPGA通过序列化/反序列化连接器接口与背板连接； 两块数据交换处理板之间的序列化/反序列化连接器接口通过光缆或同轴电缆实现级联。
8、 一种数据交换处理系统，其特征在于采用多个数据交换处理系统作为二级交换平 台，所述数据交换处理系统，包括两个数据交换处理板；所述数据交换处理板包括至少一 块FPGA器件，所述FPGA通过序列化/反序列化连接器接口与背板连接；两块数据交换处 理板之间通过光缆或同轴电缆实现级联；还采用多个单个数据交换处理板作为第一级输入 和第三级输出平台。
全文摘要
本发明公开了一种数据交换处理板及其相应的交换处理系统，属于通信技术领域，该交换处理板包括至少一块FPGA器件，每块FPGA通过序列化/反序列化连接器接口与背板连接，多块FPGA器件可以实现星型拓扑全互连，还包括了与FPGA器件数量对等的网络搜索引擎，提供了丰富的基于内容的过滤及处理功能。交换处理系统包括多块数据交换处理板，可以实现多级结构网络。该数据交换处理板及其交换处理系统可以支持不同数量FPGA的动态扩展，甚至可以在接口允许范围内无限级联，突破了传统背板交换系统在数据汇聚及处理方面的缺陷，解决了目前的背板交换技术在带宽及扩展性方面的限制。
文档编号H04L12/56GK101262355SQ200810104369
公开日2008年9月10日 申请日期2008年4月18日 优先权日2008年4月18日
发明者周汉川 申请人:北京锐安科技有限公司