控制数据流的方法及装置的制作方法

专利名称：控制数据流的方法及装置的制作方法
技术领域：
本发明是有关于一种无线通信系统，特别是有关于无线通信系统的数据 流控制方法及装置。
背景技术：
早期的移动式或无线通信系统(现在称为第一代(1G)系统)使用称为 频分多址存取(Frequency Division Multiple Access, FDMA)的模拟技术来传 送无线电语音信道给移动电话用户，在之后的1980年，发展出使用数字技术 的第二代(2G)系统。最先的美国系统是使用时分多址存取(Time Division Multiple Access, TDMA)。在20世纪90年代早期，TDMA技术是用来将全 球移动通信系统(Global System for Mobile Communications, GSM)引进至欧 洲。在20世纪90年代中期，随着美国采用IS-95 (Interim Standard-95)标准， 码分多址存取(Code Division Multiple Access, CDMA)变成第二种类型的数 字2G系统。宽带码分多址存取(Wideband Code Division Multiple Access, WCDMA) 是用于第3代(3G)全球移动通信系统(Universal Mobile Telecommunication System, UMTS)的移动式或无线通信的传送技术。WCDMA系统支持在无 线通信信道(例如随机存取信道、寻呼信道(paging channel)、广播信道等 等)中具有可变数据速率的语音与数据传送。WCDMA系统包含一或多个无 线电频率载波。每一无线电频率载波包含一些展频编码(spread code)，其被 分配用来提供不同的数据速率以满足不同的移动用户需求。WCDMA系统常利用可映射至物理信道的传输信道。物理层/信道(Layer1)在开放式通信系统互联参考模型(Open System Interconnection (OSI) Reference Model)中是最低的阶层，且其支持在物理介质上比特流传送所使用 的功能。此物理层接着提供数据传输服务给无线通信系统的较高阶层。传输 信道的特性是由其传输格式(或格式设定)所定义，可能会需要规定应用于 所讨论的传输信道的物理层处理(例如巻积信道编码以及交织)以及任何的 服务标示(service-specific)速率匹配。传输信道可代表由Layer 1提供给较高 阶层的服务。
示范的传输信道包括a,共通传输信道，例如广播信道(Broadcast Channel, BCH，通常作为下行链路(Downlink, DL)传输信道给广播系统以及/或手机 系统的特定信息)、前向存取信道(Forward Access Channel, FACH)、寻呼 信道(Paging Channel, PCH)、随机存取信道(Random Access Channel, RACH)、 一般封包信道(Common Packet Channel, CPCH)以及下行链路分享信道 (Downlink Shared Channel, DSCH);以及b.可用在上行链路或下行链路的 专用信道(Dedicated Channel, DCH)。
时分同步码分多址存取(Time Division Synchronous Code Division Multiple Access, TD-SCDMA)也是第3代全球移动通信系统(3G UMTS) 的移动式或无线通信的传送技术。TD-SCDMA使用时域双工并结合码域多址 存取技术，以支持对称与非对称的传输。
高速下行链路封包存取(High Speed Downlink Packet Access, HSDPA) 是第三代合作伙伴计划(third Generation Partnership Project, 3GPP)规格的第 5版(Release 5)的重要特色，且表示了 TD-SCDMA朝向高数据速率发展上 的第一步。特别的是，HSDPA是增强的UMTS，以提供由UMTS规格的第5 版所定义的增加的下行链路数据速率。HSDPA期盼能增加系统容量、减少回 路延迟以及将最高数据速率增加至高于2MB/S (兆比特每秒)。因此，提出 了称为高速下行链路分享信道(High Speed Downlink Shared Channel, HS-DSCH)的新的共享信道来支持上述目的。在现有的通信系统中，基带接收器包括两个主要元件 一个是内部接收 器，也就是用来缓和多路径与干扰影响的已知均衡器或芯片速率处理器，而 另一个是外部接收器，其执行信道解码或其它符号速率处理。

发明内容
为了解决上述技术问题，本发明提供一种数据流控制方法及其装置，可 适用于无线通信系统。
在本发明的实施例中，提供一种控制数据流的方法，适用于无线通信系 统。此方法包括在第一数据处理模块中接收数据；当在至少--信号时隙接收 的数据包括符合第一数据传送标准的数据时，使能第二数据处理模块；在第 一数据处理模块与在处理器内执行的软件之间交换多个信号，以指示第--数 据处理模块准备传送数据至第二数据处理模块，且决定第二数据处理模块的 软件配置已完成；在第二数据处理模块中处理至少一信号时隙接收的数据； 以及根据在第二数据处理模块中至少一数据块处理的完成，来使能第三数据 处理模块，且决定第三数据处理模块的软件配置已完成，其中，至少一数据 块包括多个信号时隙。
实施例还包括一或多个以下特征。第一数据传送标准包括高速下行链路 封包存取(High Speed Downlink Packet Access, HSDPA)标准。第一数据处 理模块包括联合侦测加速器，且此联合侦测加速器包括先进先出(First-ln First-Ont， FIFO)模块。第二数据处理模块处理来自第一数据处理模块的输出 数据，且将输出数据转换为适合第三数据处理模块的格式。第一数据处理模 块用来撷取符合第二数据传送标准的数据，以及通过在处理器内执行的软件 来处理符合第二数据传送标准的数据。第三数据处理模块包括比特速率处理 器。在处理器内执行的软件提供星座图增益给第二数据处理模块。第二数据 处理模块用来提供信号对干扰/噪声比(Signal-to-Interference-and-Noise-Ratio， SINR)数值。信号对干扰/噪声比数值以时隙为基础来计算获得。在本发明的另一实施例中，提供一种控制数据流的装置，适用于无线通 信系统。此装置包括第一数据处理模块、电路系统以及第三数据处理模块。 第一数据处理模块接收数据。电路系统用以指示第一数据处理模块准备传送 数据至第二数据处理模块，且决定第二数据处理模块的软件配置已完成，其 中，第二数据处理模块执行且处理至少一信号时隙内的数据，且至少一信号 时隙内的数据包括符合第一数据传送标准的数据。第三数据处理模块根据在 第二数据处理模块中的至少一数据块处理的完成而被使能，其中，此至少一 数据块包括多个信号时隙。
实施例还包括一或多个以下特征。第一数据传送标准包括高速下行链路 封包存取标准。第一数据处理模块包括联合侦测加速器，且联合侦测加速器 包括先进先出模块。第二数据处理模块处理来自第一数据处理模块的输出数 据，且将此输出数据转换为适合第三数据处理模块的格式。第一数据处理模 块用来撷取符合第二数据传送标准的数据，以及通过在处理器内执行的软件 来处理符合第二数据传送标准的数据。第三数据处理模块包括比特速率处理 器。执行于处理器内的软件提供星座图增益给第二数据处理模块。第二数据 处理模块用来提供信号对干扰/噪声比数值。此信号对干扰/噪声比数值以时隙 为基础来计算获得。
在本发明的又一实施例中，提供一种控制数据流的方法，适用于无线通 信系统，此方法包括在第一数据处理模块中接收数据，其中，此步骤包括 将符合第一数据传送标准的数据输出至无线通信系统内的数字信号处理器， 以及根据侦测到包括符合第二数据传送标准的数据的至少一时隙的数据来使 能第二数据处理模块。此方法还包括，对于包括多个时隙的每一传送时间间
隔(transmission time internal, TTI)，由数字信号处理器来配置第二数据处 理模块，其中，此步骤包括在多个配置寄存器内设定多个对应控制位，以 及发布多个中断至数字信号处理器以请求配置。此方法又包括根据配置的完 成，对于每一时隙来处理在第二数据处理模块中的数据，以及根据在第二数据处理模块中的至少一传送时间间隔的完成，来使能第三数据处理模块。
实施例还包括一或多个以下特征。这些中断是可屏蔽的。在第一数据处 理模块中接收数据的步骤是以时隙为基础来处理数据。处理第二数据处理模 块内符合第二数据传送标准的数据的步骤包括以传送时间间隔为基础来处理 数据。第一数据传送标准包括非高速下行链路封包存取标准。在无线通信系 统内的对应软件包括数字信号处理器。
在本发明的又一实施例中，提供一种控制数据流的装置，适用于无线通 信系统。此装置包括分隔装置、多个第一硬件信号处理模块、多个第二硬件 信号处理模块以及软件。分隔装置用以分隔符合多个不同数据传送标准的数 据。这些第一硬件信号处理模块以时隙为基础来处理符合第一数据传送标准 的数据。这些第二硬件信号处理模块以传送时间间隔为基础来处理符合第一 数据传送标准的数据，其中，传送时间间隔包括--- 或多个时隙。此软件在数 据处理器上执行，用以处理符合第二数据传送标准的数据，且配置这^第一 硬件信号处理模块与第二硬件信号处理模块。在处理每一时隙与每一传送时 间间隔之前，这些第一硬件信号处理模块及第二硬件信号处理模块与软件根
据握手协议(handshake protocol)来交换多个信号。
实施例还包括一或多个以下特征。第一数据传送标准包括高速下行链路 封包存取标准。这些第一硬件信号处理模块包括联合侦测加速器。这些第二 硬件信号处理模块用来处理来自第一硬件信号处理模块的输出数据，且将输 出数据转换为适合无线通信系统的多个下游数据处理模块的格式。
本发明所提供的控制数据流的方法及装置，与现有技术相比较，其有益
效果包括通过使用软件与硬件联合控制，可达到更好的信号处理结果，并
且可减少硬件延迟以及支持多种无线标准。


图。
图1B表示本发明TD-SCDMA数据架构的示意图。
图2表示本发明在HSDPA信道中的高阶层硬件与软件划分以及联合侦测 功能的硬件数据流的示意图。
图3表示本发明HSDPA的JD后处理数据流的实施例的示意图。
图4表示本发明在连续的时隙中，HSDPA接收器内的数据流与传送的示意图。
图5表示本发明在HSDPA接收器中的数据流的表格。 图6列出了本发明在HSDPA接收器中的中断与建议软件动作的表格。 图7表示本发明在HSDPA与非HSDPA处理中，执行序列的控制参数的 表格。
图8表示本发明执行操作的程序的实施例流程图。
具体实施例方式
在本说明书以及权利要求当中使用了某些词汇来指称特定的元件，本领 域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件， 本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在 功能上的差异作为区分的准则，在通篇说明书及权利要求书当中所提及的"包 含"是开放式的用语，故应解释成"包含有但不限定于"。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例， 并配合附图，作详细说明如下。阅读了下文对于附图所示实施例的详细描述 之后，本发明对所属技术领域的技术人员而言将显而易见。
图1A表示在高速下行链路封包存取(High Speed Downlink Packet Access, HSDPA)接收器10中无线通信系统的下行链路信号处理链的示意图。 无线电/模拟基带(Radio/Analog Baseband, ABB)模块102通过天线100接 收来自基站101的无线信号，且将此信号传送至在信号处理链下游(downstream)的其它信号处理模块。HSDPA接收器10支持一或多个无线 标准或协议，例如非HSDPA。无线电/模拟基带模块102在模拟域上对接收的 信号执行放大及滤波，并在其输出端提供数字信号。然后，数字基带(Digital Baseband, DBB)模块112主要在数字域上对信号执行信号处理。为了容许 无线电/模拟基带模块102与数字基带模块112互相作用，HSDPA接收器10 可包括模拟数字转换器以及数字模拟转换器(未显示于图1A中)，以在模拟 域与数字域之间转换信号。
如图1A所示，数字基带模块112可以是TD-SCDMA数字基带模块。用 来实施数字基带模块112的电路系统可包括联合侦测(Joint Detection, JD) 预处理模块104、联合侦测加速器(Joint Detection Accelerator,以下简称为 JDA) 106、联合侦测(JD)后处理模块108以及随后的HSDPA比特速率处 理器(Bit Rate Processor, BRP) 110。与关于干扰(例如噪声)且以匹配滤波 器为基础的接收器不同，联合侦测器(Joint Detector, JD)或"多用户侦测器" 这种装置，是通过将用户干扰信号当作分离信号来处理，以移除在用户之间 的干扰影响。这样，由联合侦测器所执行的联合侦测演算规则可同步地侦测 在所有编码中传送的数据，从而减少(例如最小化)符号间干扰(Inter-Symbol Interference, ISI)以及多址存取干扰(Multi-Access Interference, MAI)。在 一些例子中，联合侦测演算规则使用强制归零(ZeroForcing， ZF)(参阅方 程式(1))以及线性最小均方误差(Linear Minimum Mean Square Error, LMMSE)(参阅方程式(2))。
<formula>formula see original document page 13</formula>其中，^表示噪声功率，且接收的数据r可由传送的数据"以及信道/扰 乱编码与信道脉冲响应的累计影响，通过矩阵f并加上噪声z来表示-厂=7ii + z
在一些例子中，无线通信系统的联合侦测可以软件方法来实施(例如可
编程的数字信号处理器(DSP))，或者通过硬件方法以电路方式来实施，例 如图1A的JDA106。对照于以软件来实施的联合侦测，使用联合侦测加速器 可减少功率消耗以及芯片面积，以提升接收器的总性能。通过软件所提供的r
与"2以及使用软件所提供的信息计算获得的^，联合侦测加速器可提供解给 上文所列的方程式(1)及方程式(2) 。 HSDPA接收器IO支持强制归零(ZF) 与线性最小均方误差(LMMSE)演算规则，且强制归零可视为线性最小均方误
差的特殊状况(其中， 2等于零)。
JD预处理模块104负责产生输入数据给JDA 106。 JD后处理模块108介 于JDA 106与HSDPA比特速率处理器110之间。更特别的是，JD后处理模 块108处理来自JDA 106的输出信号，并将其转换为适合HSDPA比特速率处 理器110的格式。
在无线通信系统中，数据通常以一个时隙或子帧的增量下载，佝以帧速 率以及/或传送时间间隔(Transmission Time Internal， TTI)速率由HSDPA比 特速率处理器110来内部处理。TTI是在全球移动通信系统(Universal Mobile Telecommunication System, UMTS)(或其它数字通信网路)中的参数，其 与由较高阶层进入帧且在无线电链接层上传送的数据封装相关。TTI与在无线 电链上的独立可编码传送的长度相关。更特别的是，TTI与关于由较高网络阶 层传送至无线电链接层的数据块的大小相关。
图1B表示范例TD-SCDMA数据架构的示意图。数据以无线帧130、132... 等序列来传送，每一帧具有10毫秒(millisecond, ms)的持续时间。每一无 线帧划分成两个子帧134及136，且每一子帧具有5ms的持续时间。每一子 帧由7个时隙TS0 138、 TS1 150...等所组成，且每-一时隙具有0.675ms的持
14续时间。每一时隙包括4个部分具有144个码片持续时间的中间码
(midamble) 152、在中间码152之前及之后具有352个码片持续时间的两个 数据字段154及156，以及在数据字段156之后具有16个码片持续时间的保 护区158 (图中标示为G)。中间码152载有已知数据且由接收器所使用，以 执行信道评估。根据在上行链路与下行链路的每一者上的流量，在每一子帧
(例如134或136)中的7个时隙(TS0、 TSl...等等)可区分于上行链路与
下行链路流量之间。
在一个实施例中，HSDPA比特速率处理器110可以TTI为基础来处理数 据。在一些例子中，HSDPA比特速率处理器110被分成两个主要计算元件 比特速率处理器的前端处理以及后端处理。比特速率处理器的前端处理包含 在混合自动重传请求(Hybrid Automatic Repeat ReQuest， HARQ)存储器之前 的所有处理块，包括解调、解交织以及解速率匹配。比特速率处理器的前端 处理根据以下两个事件的完成并由硬件来触发。
參软件预备(或软件触发)在传送所有的控制参数至硬件后，软件可 对触发寄存器执行写入。
參硬件预备(或TTI信号的终结)硬件预备指示出关于当前TTI的所 有软性决定已到达帧存储器。JD后处理模块108以逐个时隙(slot-by-slot) 的方法来传送软性决定到帧存储器。在接收到软件预备信号与硬件预备信" 后，立刻安排比特速率处理器的前端处理。
HSDPA比特速率处理器110的后端处理包括在HARQ存储器之后且接续 于前端处理的所有处理块。
图2表示实施于软件与硬件的JD预处理模块104、 JDA 106与JD后处理 模块108的实施例，以及在软件与硬件中的数据流控制。在此，"软件"(图 中标示为SW) —词是广义地关于在计算机系统或分布式计算系统上执行一些 任务的大量计算机程序以及程序的集合。由于编程软件可简单地更新，因此 软件可提供广泛的多样化特征且具有较好的适应性。而"硬件"(图中标示为HW) —词是关于物理设备与装置，例如电路系统、微芯片、数字处理器、 微控制器等等。数字信号处理硬件可提供健全且快速的信号处理，但更新硬 件以提供新的功能是较为困难的。通过仔细地划分应用，以使得此应用的一 些部分以软件来实施，而另一些部分则以硬件来实施，与只使用软件或只使 用硬件比较起来，信号处理系统可达到更好的结果。
如图2所示，JDA 106与JD后处理模块108都是以硬件来实施。JDA 106 更划分为JDA前端处理器208以及JDA后端处理器210。 JD后处理模块108 获得来自JDA后端处理器210的数据，且将物理信道解映射符号传送给 HSDPA比特速率处理器110。 JD后处理模块108也将信号对千扰/噪声比 (Signal-to-Interference-and-Noise-Ratio， SINR)评估提供给在软件端的参数评 估模块204。信道品质指针(Channel Quality Indicator, CQI)评估模块206 也接收来自JD后处理模块108的数据。
在一些实施例中，JD后处理模块108更可在HSDPA数据信道(HS-DSCH) (例如撷取HSDPA物理信道数据)的硬件与所有其它信道的软件之间被划 分。通过以适当的硬件与软件来控制数据流，JD后处理模块108使能在当前 硬件之上具适应性的额外阶层。此特征提供适应性，以支持TD-SCDMA标准 的未来发展，其需要额外处理，或者与所设计的当前JD后处理模块比较起来， 其对于SINR与星座图(constellation)增益的要求较为严格。
射频(Radio Frequency, RF)接收器(例如图1A的HSDPA接收器10) 或者利用直接转换架构的传送器，产生同相与正交(In-phase and Quadrature, IQ)信号。这些信号可能具有失真，其限制了后续解调器或调制器的性能。 这些失真(称为正交误差)是由在IQ信号成分之间的增益与相位失衡所造成 的。在IQ信号上的失衡可能会引起图像频率与直流偏移，其妨害解调或调制 处理。为了校正IQ失衡，在一些实施例中，如图2所示，可使用JD预处理 模块104。
JDA前端处理器208接收预处理过的IQ取样、信道信息以及控制信息，例如信道编码，并产生由JD有效编码侦测(Active Code Detection, ACD)模 块202所使用的中间结果。在接收来自JDA前端处理器208的输出数据后， 此JD有效编码侦测模块202评估每一时隙的有效编码。此有效编码侦测演算 规则可以软件来实施。
在接收来自软件的有效编码列表后，JDA后端处理器210被使能。此外， 图2的硬件-软件划分架构可支持称为ACD略过(skip)的操作模式。也就是 说，假使预先己知一组有效编码，JD有效编码侦测模块202变成可穿越不用 的(transparent)。在此文件中所叙述的HSDPA接收器10的设计目的是支持 384Kbps与2.8Mbps信道。速率高达2.8Mbps的HSDPA信道与384Kbps的信 道包含不同的数据组。在单一硬件处理器中给予不同数据信道的数据流控制 是对于保证高性能TS-SCDMA系统的挑战。在384Kbps与2.8Mbps应用之间 的切换在硬件处理器上即时实施，而不需拖延(stall)整体HSDPA接收器10。 软件编程模型用来使能在不同硬件处理阶段上软件与硬件模块间的握手程 序。
利用有效的硬件-软件划分以及数据流控制，HSDPA接收器10能支持 3GPP标准的TD-SCDMA第4版(Release 4)与第7版，而没有硬件拖延。 此可通过仔细设计硬件接口和一组软件编程模型来完成，以实施在硬件与软 件之间的握手协议。
图3表示HSDPA的JD后处理数据流控制的实施例。JDA 106的先进先 出(First-In First-Out， FIFO)模块302在不同的处理阶段中缓冲输出不同的 数据组。可以硬件来实施的高阶状态机(top level state machine,未显示于图 3)控制存储在FIFO模块302的数据组。此机制使HSDPA应用(如移动电 话、数据卡)的下游硬件处理变为有效的，然而，其仍可支持在一个TTI内 的384Kbps信道。
在一些例子中，HSDPA应用可以TTI为基础来处理数据，而JD后处理 模块108以时隙为基础来操作。当HSDPA数据由FIFO模块302传送至JD后处理模块108时，或当数据由JD后处理模块108传送至HSDPA比特速率 处理器110时，这种差异导致硬件拖延。为了减少硬件拖延，可实施软件控 制或HSDPA编程模型来暂时地维持JD后处理(即JD后处理模块108的操 作) 一开始的数据处理以及比特速率处理(即HSDPA比特速率处理器110的 操作) 一开始的数据处理。此外，可提供可屏蔽中断请求(InterruptR叫uest， IRQ)，使得当开始某些操作时允许硬件处理状态信息被用来通知软件，且允 许硬件处理状态信息来使能将被传送至FIFO模块302的下一 TTI输入数据。 在一个实施例中，通用中断屏蔽寄存器(未显示)能决定可产生哪种中断。 在一些例子中，当中断屏蔽位被设定时，其可防止相关的中断传播至HSDPA 比特速率处理器110的中断输出端，但相关的中断状态位在整体中断状态寄 存器中仍将被设定。当中断为有效而其中断屏蔽位被清除时，此中断将传播 至HSDPA比特速率处理器110的输出端。根据缺省值，所有的屏蔽位设定为 "1"，所以为了产生需要的中断，其相关的屏蔽位先被清除。
HSDPA编程模型可定义一个旗标，其通知硬件哪一时隙包含HSDPA信 道编码，从而将数据处理由384Kbps信道切换为HSDPA应用，反之亦然。 HSDPA编程模型定义数据流，使得高阶硬件状态机监控硬件处理阶段，以使 能或失能(disable)由JDA 106至JD后处理模块108且在适当时机进-一步至 软件与HSDPA比特速率处理器110的数据传送。HSDPA编程模型可定义山 JD后处理模块108与HSDPA比特速率处理器110所执行的操作。
结合的专用信道与HSDPA控制信道的JD后处理可由软件实施。给 HSDPA数据信道的JD后处理的输出可直接传送至HSDPA比特速率处理器 110。换句话说，JD后处理可由以下两种独立的方式执行关于非HSDPA信 道的软件方法以及关于HSDPA信道编码处理的JD后处理硬件方法。在一个 实施例中，JDA输入数据包括预定义格式(例如16比特序列且对于每一比特 具有一个特定位置)的输入数据。JD后硬件处理器可由JDA106的输入数据 序列的特定位(例如16比特序列的HSDPA使能位)所控制或使能。在操作上，多个传送速率与标准的信道编码通过JDA 106的输出来传送。
多路复用器选择且指示非HSDPA信道编码给软件，以进行进一步的信号处 理。此选择可通过在JD后处理配置寄存器内设定JDAJ3UT一MODE位来完 成。非HSDPA编码的撷取是通过执行非HSDPA数据撷取演算规则来达成(例 如使用非HSDPA撷取模块304)。
在一些例子中，JDA输入数据中内含的HSDPA使能位使能JD后处理模 块108，且在执行HSDPA数据撷取计算后(即在HSDPA撷取模块306后)， 导致HSDPA信道编码按规定路线传送至JD后处理模块108。来自FIFO模块 302的输入数据包含各种信道编码。HSDPA撷取模块306撷取HSDPA数据， 且将此数据传送至星座图旋转与增益评估(Constellation Rotation and Gain Estimation)模块308。在一个实施例中，星座图旋转与增益评估模块308可 旋转HSDPA数据的星座图，使得其呈现类似于分频双工(Frequency Division Duplex, FDD)星座图。如图3所示，在下游处理的星座图旋转与增益评估 模块308、 SINR评估模块316以及解调随后采用FDD星座图格式。 一旦星座 图旋转与增益评估模块308完成其计算，假使设定了 JDA—OUT—MODE位， 非HSDPA撷取模块304则被使能，以执行非HSDPA信道编码的数据撷取。 撷取获得的数据写回到FIFO模块302，且接着通过外部协处理器I/F端口
(External Co-processor I/F Port ， ECP )的接口将数据传送出。假使 JDA—OUT一MODE位被重置，所有的信道编码通过ECP接口传送出。JD后处 理模块108可不对星座图增益(即信道縮放因子)做出假定，并执行"隐蔽"
(blind)的星座图增益评估。
在一些实施例中，随着关于精确性与报告格式的需求的不同，在HSDPA 比特速率处理器IIO与软件中，都需要SINR与星座图增益。例如，SINR以 8.8无正负号分数格式来计算，其有助于软件中的CQI计算。对于在单一TTI 中每一时隙而言，此数值对应地存储在JD后处理模块108的输出寄存器 POST—JD—SINR—SO至POST—JD—SINR—S4的一者中，使得软件稍后可撷取此
19数值。在一些例子中，星座图增益以特定格式来内部计算，例如1.12无正负 号分数格式，但是对于软件来说，采用不同的格式更方便，使得结果数值可
重新设定格式以避免饱和。举例来说，最低有效位(Least Significant Bits，LSBs) 最先为"0"，以填充至16比特长度，且接着此结果值变成饱和。
在操作上，SINR值需要被重新设定格式成为时隙指数(slot-exponent)。 此数值可利用许多方法而从SINR值中导出，其中，较好的方法是选择SINR 值中的适当比特片段(bit-slice)，且对其取以2为底的对数(1og2)作为指 数。
JD后处理模块108也具有一些只读寄存器，其一般是用来将数据处理状 态报告给在HSDPA接收器10中的其它元件。举例来说，星座图增益寄存器 CONST一GAIN一S0至CONST—GAIN—S4用来存储在每一时隙中通过硬件所获 得的星座图增益，使得在任何时候软件可轮询这些寄存器。对于JD后处理模 块108将状态报告给HSDPA比特速率处理器110，星座图增益可被乘上2， 以解决在JD后处理模块108与HSDPA比特速率处理器110中星座图增益定 义上的差异，且星座图增益被量化使其比特宽度相同于给BRP输入存储器的 主要输出信号的比特宽度。然而，由于此数值一直为正值，符号位可被省略， 且结果输出可为0.7无正负号分数格式的7比特宽度。
可选地，期望的星座图增益可由软件来提供，在此情况下，星座图增益 评估被失能。在一些例子中，控制位(例如星座图增益评估)可选择评估而 得或固定的星座图增益。此星座图增益直接提供给SINR评估模块316。时隙 存储器310用来缓冲来自星座图旋转与增益评估模块308的数据。此下游JD 后处理计算包括物理信道解映射模块(physical channel dem叩ping module)312 与SINR评估模块316。如图4所示，此输出信号提供至HSDPA比特速率处 理器110与软件。 一旦JD后处理模块108完成每一帧及每一时隙的数据处理 后，其传送出时隙结束信号(End Of Slot, EOS)与帧结束信号(End Of Frame, EOF)以指示HSDPA比特速率处理器110，说明JD后处理模块108已完成传送数据至BRP帧缓冲器。在同一时间，传送EOS与EOF中断请求至数字 信号处理器(未显示)。
此外，HSDPA比特速率处理器110的内部控制寄存器位(即软件预备位) 用来触发HSDPA比特速率处理器110的处理。此特征提供了适应性给软件， 以提供其本身的SINR与星座图增益给下游处理，代替了由JD后处理硬件计 算所提供的数值。此特征允许将此演算规则最佳化，逐渐使其很大程度上独 立于JD后处理硬件。
在一些实施例中，HSDPA比特速率处理器110可用来传送"BRP输入预 备中断"请求，以将HSDPA比特速率处理器110准备接收来自JD后处理模 块108的下一 TTI数据的信息指示给软件。此中断请求也初始化传送给JDA 106的下一 TTI数据。JDA 106则开始芯片速率处理，且将所有数据存储至其 FIFO模块302。当决定出每一时隙的JD后处理的星座图增益时，非HSDPA 数据被撷取且写回至相同的FIFO模块302。这样，JDA处理在HSDPA与 384Kbps数据信道中均可重新使用。此特征也使能硬件设计与相关软件编程模 型，使其专用于HSDPA应用规格，同时仍然能处理符合不同标准的数据。当 处理符合不同标准的数据时，本发明的装置更包含分隔装置，用于分隔这些 符合不同数据传送标准的数据。
需注意，有效编码可由软件来重新排序(reorder)，使得HS-DSCH编码 在JDA 106中首先被处理。这避免了当在两时隙间使用时非HSDPA编码的数 量变化，其中，此数量变化将会影响HS-DSCH信道的相关配置，因此，允许 在每一 TTI对这些信道编程一次。
图4表示在HSDPA接收器10中于九个连续时隙中的数据传送，并同时 参阅图1A。此外，在图5的表格中概述了在每一时隙期间发生的主要数据传 送。在图4与图5中，为了能简洁说明，部分说明以縮写来表示，且于上文 中已充分说明縮写的全名与意义，其中，"Pre-JD"表示JD预处理、"Post-JD" 表示JD后处理、"Post JDA EOF Int"表示联合侦测加速器的后处理的帧结束信号输入。举例来说，在图5的行1、 3、 8及9中，HSDPA接收器10依 靠由软件计算且提供的数据。行1表示，在HSDPA信号链中实施作为第一个 元件的JDA 106在每一下行链路时隙上操作一次。JDA 106的输入数据(例 如数据取样、信道编码、信道评估以及控制信息)由软件所提供，且传送至 联合侦测加速器硬件，作为一个完整的数据传送。JDA106在每一时隙中输出 一次数据。在HSDPA信号链中的第二个元件是JD后处理模块108。 JD后处 理模块108的输入数据是自JDA 106获得(即图4的标号为④的数据传送与 图5的行4)，且控制参数来自软件(即图4的标号为⑧的数据传送与图5的 行8)。在数据的第一时隙到达JD后处理模块108之前，JD后处理模块108 硬件可由软件来编程。编程JD后处理模块108是以TTI为基础来实施，且JD 后处理模块108以逐个时隙方法来处理数据。
关于在HSDPA信号链的第三个元件(即JD后处理模块108) ， JD后处 理模块108的输出数据以逐个时隙的方法来传送至HSDPA比特速率处理器 IIO的输入存储器，且此传送是由硬件内部控制。也就是说，通常以时隙或子 帧的增量来下载数据，但以帧速率或TTI速率由HSDPA比特速率处理器110 来内部处理数据。撷取的传输块以与传输信道相关的TTI速率来存储在传输 块缓冲器。用于具有相同TTI的多个传输信道的传输信道数据在同一时间将 变为有效的。在一个实施例中，在HSDPA比特速率处理器110的帧速率操作 需要每10ms下载帧数据及帧配置。此TTI速率操作需要在每一有效传输信道 的每一 TTI编程传输信道控制寄存器。因此，编程HSDPA比特速率处理器 110是以TTI为基础来实施，且HSDPA比特速率处理器110的协处理器每一 HSDPA TTI产生输出数据一次。
图6列出了中断与建议的软件动作。在图7的表格中概述了在HSDPA处 理链中，用来控制关于HSDPA与非HSDPA处理的预期执行序列的参数。在 图6与图7中，为了能简洁说明，部分说明以缩写来表示，且于上文中已充 分说明縮写的全名与意义，其中，"HARQ"表示混合自动重传请求。参阅图
226，举例来说，根据当前TTI处理的完成，HSDPA比特速率处理器110将提 出中断HS—BRP—DONE,使得软件可编程下一 TTI的HSDPA比特速率处理 器110的参数。根据图7的最左边字段可得知，当HSDPA接收器10不是正 在处理HSDPA数据时，寄存器HS一RX—EN位可设定为0。在此情况下，JDA 106可独立于JD后处理模块108而工作，且HSDPA比特速率处理器110因 此使HSDPA处理失能。这可通过忽视在JD后处理模块108与HSDPA比特 速率处理器110内的所有HSDPA特定寄存器且将JDA 106内的HSDPA使能 位(HSDPAEn)设定为0来实施。此时，JDA 106在Rel4模式下操作。另一 方面，当前TTI包含HSDPA数据时，寄存器HS—RX—EN位可设定为1以使 能HSDPA处理。这也告知JDA 106去依照HSDPA使能位来动作，且于包含 HSDPA数据的时隙使能JD后处理模块108，此外，当接收到整个TTI时， 最后触发HSDPA比特速率处理器110。
由于在HSDPA TTI中并非所有的时隙均包含HSDPA数据，JDA 106通 过HSDPA使能位而被告知哪些时隙作为HSDPA时隙处理及哪些不作为 HSDPA时隙处理(即视为HS—RX—EN位为0)。当HSDPA使能位为0时， JDA 106无法交换数据或通知JD后处理模块108，但在完成执行后，通过直 接存储器存取(DMA)来传出所有输出数据。当HSDPA使能位为1时，JD 后处理模块108根据JDA 106的完成而被触发。假使在此时JD后处理模块 108的编程没有预备好(即CONFIG—READY=0) ， JD后处理模块108指示 软件，说明JD后处理模块108的配置还没有完成，JD后处理模块108产生 ConfigNotReady中断，且JD后处理模块108也拖延，直到配置成功地写入且 CONFIG_READY位设定为1 。 JD后处理模块108接着将复制来自JDA输出 缓冲器的HSDPA数据，并通知JDA 106。 JDA 106接着自JDA输出缓冲器移 除HSDPA数据(假使JD—OUTPUT—MODE=l)，且继续传送数据至JD后处 理模块108。JD—OUTPUT!MODE位是来自JD后处理模块108的配置寄存器。 在JDA 106的硬件处理结束之前，软件需要编程在JD后处理模块108的JD_OUTPUT—MODE位。然而，假使JD_OUTPUT—MODE=0，在传送之前， JDA 106不会移除HSDPA数据。JD—OUTPUT—MODE位是在每一 TTI时被 编程，因此即使其只影响JDA 106， JD—OUTPUT—MODE位是以TTI为基础
而与JD后处理模块108 —起被编程。
JD后处理模块108根据HS—RX_TS位来维持在TTI内HSDPA时隙的数 量计算以及其被JDA 106触发的次数。 一旦JD后处理模块108判断出已接收 整个TTI，其将触发HSDPA比特速率处理器110。
为了实施上述序列，下文提出编程序列概要。
1. 通过设定配置寄存器来编程JD后处理模块108，并设定HSDPA比特速 率处理器110的寄存器HS—SLOT_SIZE给TTI，其中，配置寄存器由属于TTI 的所有时隙所共享。
2. 编程JDA106 (HSDPA使能位为1)，用以处理第一 HSDPA时隙。位 于第一个HSDPA时隙之前的任何非HSDPA时隙可独立于JD后处理模块108 而被编程，只要关于此时隙的HSDPAEn位为0。在JD后处理模块108的编 程完成于JDA 106完成TTI的第一个时隙之前的情况下，步骤2可在步骤1 前执行。此可促进数据处理。
3. 编程HSDPA比特速率处理器110。假使HSDPA比特速率处理器110 的处理已经进行(对于任何在前的HSDPA TTI)，此编程可延缓，直到HSDPA 比特速率处理器U0通知其己完成此TTI的处理(HS—BRP—DONE中断)。 同时，下述JDA106的编程可同时进行。
4. 当来自JD预处理模块104的数据变成有效时，编程JDA 106以用于剩 余的时隙。假使任何中间时隙没有包含HSDPA数据，则设定HSDPAEn位为 0给此时隙。对于所有包含HSDPA数据的时隙，HSDPAEn位可设定为1 。
以下两个模式是指明给不同的性能需求。例如，假使采用时隙重叠模式 (其为缺省模式)，JDA106的整体性能可高于非重叠模式的性能。更特别的 是，时隙重叠模式是有关于同时地执行对JDA 106输入以及随着下一时隙硬
24件处理的JDA 106输出。这种模式可縮短JDA 106的整体数据处理时间。相 反地，由于非时隙重叠模式提供较好且完全的数据控制给软件调试，因此其 主要用作调试用途。
參时隙重叠模式(建议模式)在此模式下，当JDA 106硬件正处理当 前时隙时，发生下一时隙的JDA 106编程。时隙重叠模式建议用于每一 TTI 具有5个HSDPA时隙的最高数据速率情况。
參非时隙重叠模式在此模式下，在JDA106完成当前时隙的处理之后， 发生下一时隙的JDA 106编程。软件将受到来自JD后处理模块108的EOS 中断或来自JDA 106的JDA Done中断的指示。此模式可用作调试用途。
5.—旦在TTI内的所有HSDPA时隙己被JD后处理模块108处理，HSDPA 比特速率处理器110自动地被触发。然而，假使HSDPA比特速率处理器110 在此时机还未被编程，HSDPA比特速率处理器IIO将告知软件。 一旦HSDPA 比特速率处理器110已消耗其输入信号，HSDPA比特速率处理器110发布中 断(BRP Input Ready)，则下一 TTI的编程可以可靠地开始。
图8表示在HSDPA接收器10中用来控制数据流的程序80流程图的实施 例。在程序80中，由JD预处理模块104接收输入数据(步骤802)，如图2 所示，数据将进一步由JDA前端处理器208处理。接着，判断接收的数据是 否为HSDPA数据(步骤804)。若是，可撷取HSDPA信道数据，并传送信 号至JD后处理模块108，且与JD后处理模块108进行硬件握手程序(步骤 808)，以指示数据准备用于下游处理。同时，HSDPA接收器IO确认JD后 处理模块108的软件配置已经完成(步骤810)。假使两个情况都满足，JD 后处理模块108则开始处理数据(步骤812)。若接收的数据非HSDPA数据， 则在软件中处理数据(步骤806)。
SINR与星座图增益输出寄存器可以逐个时隙为基础来存取，但也可在 TTI完成后被读出。SINR输出准备(用于CQI计算)由每一时隙的时隙完成 中断来通知。例如，JD后处理模块108包括状态寄存器，其包括一些状态位，这些状态位可用来确认JD后处理模块108的硬件进度。特别的是，在状态寄
存器的比特EOSO至E0S4是专用来存储在TTI中每一时隙的状态。软件可屏 蔽任何非期望的时隙完成中断。然而，硬件需要足够的适应性以允许任何或 所有的中断由软件来处理。时隙完成中断的编号是相对的。例如，假使使用 三个时隙，帧的最后一个时隙对应EOS2，不论哪一物理时隙被使用。
软件也通过延迟HSDPA比特速率处理器110的编程来提供HSDPA比特 速率处理数据流控制。此操作根据JD后处理的完成而中断信号链(当EOF 发布时)，且允许软件在触发HSDPA比特速率处理器110之前，对于帧中每 一时隙运用星座图增益与SINR。通过写入HSDPA比特速率处理器的配置寄 存器而可重新开始此程序。SINR与星座图增益参数通过HSDPA比特速率处 理器调试接口 (未显示)来存取。
在此叙述中，连接可以是有线或无线连接。当一个模块被叙述为连接至 另一模块时，此模块可直接地或间接地(例如通过另一模块)连接至另-模 块。
在此说明书所叙述的装置、方法、流程图、架构方框图可通过包括软件 编码的计算机处理系统来实施，而软件编码包括由计算机处理系统所执行的 程序指令。其它实施方式也可使用。此外，此说明书所叙述的流程图与架构 方框图是叙述在步骤支持下的特定方法以及/或对应动作以及在揭露架构装置 支持下的对应功能，但是也可用来实施对应的软件架构与演算规则以及其等 同者。
此处叙述的方法与系统可通过程序编码而以许多不同类型的处理装置来 实施，而此程序编码包括可由一或多个处理器所执行的程序指令。此软件程 序指令包括来源编码、目的编码、机器编码或者操作来导致处理系统去执行 上述方法的其它存储数据。
此系统与方法可以不同类型的计算机可读取介质来提供，计算机可读取 介质包括计算机存储装置(例如CD-ROM、磁盘、RAM、闪存、计算机硬件等等)，其包含由处理器所执行的指令，以执行上述的方法操作并实施上述 的系统。
此文所述的计算机元件、软件模块、功能、以及数据架构可直接或间接 连接至每一其它者，以允许数据流用作其它操作。也需注意，软件指令或模 块可实施作为编码的子程序单元、编码的软件功能单元、对象(对象导向类 型)、程序类型、计算机标记语言或者其它类型的计算机编码或固件。根据 实际状态，此软件元件以及/或功能可配置在单一装置或分散的多个装置。
所属技术领域的技术人员可轻易完成的均等改变或润饰均属于本发明所 主张的范围，本发明的权利范围应以权利要求书所限定的范围为准。
权利要求
1.一种控制数据流的方法，适用于无线通信系统，其特征在于，所述方法包括在第一数据处理模块中接收数据；当在至少一信号时隙接收的数据包括符合第一数据传送标准的数据时，使能第二数据处理模块；在所述第一数据处理模块与在处理器内执行的软件之间交换多个信号以指示所述第一数据处理模块准备传送数据至所述第二数据处理模块，且决定所述第二数据处理模块的软件配置已完成；在所述第二数据处理模块中处理所述至少一信号时隙接收的数据；以及根据在所述第二数据处理模块中至少一数据块处理的完成来使能第三数据处理模块，且决定所述第三数据处理模块的软件配置已完成，其中，所述至少一数据块包括多个信号时隙。
2. 如权利要求1所述的控制数据流的方法，其特征在于，所述第一数据传 送标准包括高速下行链路封包存取标准。
3. 如权利要求1所述的控制数据流的方法，其特征在于，所述第一数据处 理模块包括联合侦测加速器，且所述联合侦测加速器包括先进先出模块。
4. 如权利要求1所述的控制数据流的方法，其特征在于，所述第二数据处 理模块处理来自所述第一数据处理模块的输出数据，且将所述输出数据转换 为适合所述第三数据处理模块的格式。
5. 如权利要求1所述的控制数据流的方法，其特征在于，所述第一数据处 理模块配置为撷取符合第二数据传送标准的数据；以及通过在所述处理器内执行的所述软件来处理符合所述第二数据传送标准 的数据。
6. 如权利要求1所述的控制数据流的方法，其特征在于，所述第三数据处 理模块包括比特速率处理器。
7. 如权利要求1所述的控制数据流的方法，其特征在于，在所述处理器内 执行的所述软件提供星座图增益给所述第二数据处理模块。
8. 如权利要求1所述的控制数据流的方法，其特征在于，所述第二数据处理模块用来提供信号对干扰/噪声比数值。
9. 如权利要求8所述的控制数据流的方法，其特征在于，所述信号对干扰 /噪声比数值以时隙为基础来计算获得D
10. —种控制数据流的装置，适用于无线通信系统，其特征在于，所述装置包括第一数据处理模块，用以接收数据；电路系统，用以指示所述第一数据处理模块准备传送所述数据至第二数 据处理模块，且决定所述第二数据处理模块的软件配置已完成，其中，所述 第二数据处理模块撷取且处理至少一信号时隙内的数据，且所述至少一信号 时隙内的数据包括符合第一数据传送标准的数据；以及第三数据处理模块，根据在所述第二数据处理模块中至少一数据块处理 的完成而被使能，其中，所述至少一数据块包括多个信号时隙。
11. 如权利要求10所述的控制数据流的装置，其特征在于，所述第一数据 传送标准包括高速下行链路封包存取标准。
12. 如权利要求10所述的控制数据流的装置，其特征在于，所述第-- 数据 处理模块包括联合侦测加速器，且所述联合侦测加速器包括先进先出模块。
13. 如权利要求IO所述的控制数据流的装置，其特征在于，所述第二数据 处理模块处理来自所述第一数据处理模块的输出数据，且将所述输出数据转 换为适合所述第三数据处理模块的格式。
14. 如权利要求10所述的控制数据流的装置，其特征在于，所述第一数据 处理模块配置为撷取符合第二数据传送标准的数据；以及通过在处理器内执行的软件来处理符合所述第二数据传送标准的数据。
15. 如权利要求IO所述的控制数据流的装置，其特征在于，所述第三数据处理模块包括比特速率处理器。
16. 如权利要求IO所述的控制数据流的装置，其特征在于，执行于处理器 内的软件提供星座图增益给所述第二数据处理模块。
17. 如权利要求10所述的控制数据流的装置，其特征在于，所述第二数据 处理模块用来提供信号对干扰/噪声比数值。
18. 如权利要求17所述的控制数据流的装置，其特征在于，所述信号对千 扰/噪声比数值以时隙为基础来计算获得。
19. 一种控制数据流的方法，适用于无线通信系统，其特征在于，所述方 法包括在第一数据处理模块中接收数据，其中，在所述第一数据处理模块中接 收所述数据的所述步骤包括将符合第一数据传送标准的数据输出至所述无线通信系统内的数字 信号处理器；以及根据侦测到的至少一时隙的数据来使能第二数据处理模块，其中， 所述至少一时隙的数据包括符合第二数据传送标准的数据；通过所述数字信号处理器，在包括多个时隙的每一传送时间间隔来配置 所述第二数据处理模块，其中，配置所述第二数据处理模块的所述歩骤包括 在多个配置寄存器内设定多个对应的控制位；以及 发布多个中断至所述数字信号处理器以请求配置； 根据所述配置的完成，在每一时隙处理在所述第二数据处理模块中的数 据；以及根据在所述第二数据处理模块中的至少一传送时间间隔的完成，来使能 第三数据处理模块。
20. 如权利要求19所述的控制数据流的方法，其特征在于，所述多个中断是可屏蔽的。
21. 如权利要求19所述的控制数据流的方法，其特征在于，在所述第一数 据处理模块中接收所述数据的所述步骤是以时隙为基础来处理数据。
22. 如权利要求19所述的控制数据流的方法，其特征在于，处理所述第二 数据处理模块内符合所述第二数据传送标准的数据的所述步骤包括以传送时 间间隔为基础来处理数据。
23. 如权利要求19所述的控制数据流的方法，其特征在于，所述第一数据 传送标准包括非高速下行链路封包存取标准。
24. 如权利要求19所述的控制数据流的方法，其特征在于，在所述无线通 信系统内的对应软件包括所述数字信号处理器。
25. —种控制数据流的装置，适用于无线通信系统，其特征在于，所述装 置包括分隔装置，用以分隔符合多个不同数据传送标准的数据； 多个第一硬件信号处理模块，以时隙为基础来处理符合第一数据传送标 准的数据；多个第二硬件信号处理模块，以传送时间间隔为基础来处理符合所述第 一数据传送标准的数据，其中，所述传送时间间隔包括一或多个时隙；以及软件，在数据处理器上执行，用以处理符合第二数据传送标准的数据， 且配置所述多个第一硬件信号处理模块与所述多个第二硬件信号处理模块；其中，在处理每一所述时隙与每一所述传送时间间隔之前，所述多个第一硬件信号处理模块及所述多个第二硬件信号处理模块与所述软件根据掘—r-协议来交换多个信号。
26. 如权利要求25所述的控制数据流的装置，其特征在于，所述第-数据 传送标准包括高速下行链路封包存取标准。
27. 如权利要求25所述的控制数据流的装置，其特征在于，所述多个第一硬件信号处理模块包括联合侦测加速器。
28.如权利要求25所述的控制数据流的装置，其特征在于，所述多个第二 硬件信号处理模块用来处理来自所述多个第一硬件信号处理模块的输出数据，且将所述输出数据转换为适合所述无线通信系统的多个下游数据处理模 块的格式。
全文摘要
本发明提供一种控制数据流的方法及装置。该方法包括在第一数据处理模块中接收数据；当在至少一信号时隙接收的数据包括符合第一数据传送标准的数据时，使能第二数据处理模块；在第一数据处理模块与在处理器内执行的软件之间交换信号，以指示第一数据处理模块准备传送数据至第二数据处理模块，且决定第二数据处理模块的软件配置已完成；在第二数据处理模块中处理至少一信号时隙接收的数据；以及根据在第二数据处理模块中至少一数据块处理的完成，来使能第三数据处理模块，且决定第三数据处理模块的软件配置已完成，数据块包括多个信号时隙。本发明使用软件与硬件联合控制，可达到更好的信号处理结果，并减少硬件延迟以及支持多种无线标准。
文档编号H04L1/00GK101630994SQ20081018568
公开日2010年1月20日 申请日期2008年12月19日 优先权日2007年12月21日
发明者严爱国, 保罗·康纳·克利弗柴克, 卡斯汀·阿嘉得·派得森, 提摩太·佩林·费雪-杰夫斯, 申子军, 迪帕克·马修 申请人:联发科技股份有限公司