专利名称：一种数字视频信号转换装置及数字视频信号传输系统的制作方法
技术领域：
本发明属于数字视频信号传输技术领域，尤其涉及一种数字视频信号格式转换装
置及数字视频信号传输系统。
背景技术：
目前，数字视频信号的传输系统一般采用光纤或计算机领域所用的百兆网、千兆网技术，通过专用传输芯片进行数字视频信号的传输，其优点是技术比较成熟，传输距离较远；对于距离较近的传输也有采用带时钟恢复的或不带时钟恢复的低电压差分信号电路直接传输。不管数字视频信号的传输系统采用何种传输方式，都需要把并行的数字视频信号转换成串行的数字视频信号才能将视频信号通过光纤或电缆传输出去，在接收端再通过专用传输芯片把串行的数字视频信号转换为并行的数字视频信号，现有技术通过专用传输芯片实现数字视频信号格式转换，实现起来成本较高。
发明内容
本发明的目的在于提供一种数字视频信号格式转换装置，旨在解决现有技术通过专用传输芯片实现数字视频信号格式转换，实现起来成本较高的问题。 本发明是这样实现的，一种数字视频信号格式转换装置，所述数字视频信号的格式转换装置包括 分频单元，用于实现分频，将本地参考时钟信号进行分频，产生同步时钟信号；
移位单元，用于在所述分频单元产生的同步时钟信号的控制下，将并行数字视频信号转换为非连续的串行数字视频信号或者将串行数字视频信号转换为并行数字视频信号。 本发明的另一目的在于提供一种数字视频信号传输系统，包括发送端和接收端，所述发送端包括 如上所述的数字视频信号格式转换装置； 发送端本地参考时钟产生装置，用于产生发送端的本地参考时钟；
数据发送装置，用于在所述发送端本地参考时钟产生装置产生的本地参考时钟的控制下，发送经所述数字视频信号格式转换装置转换后的非连续的串行数字视频信号；
所述接收端包括 如上所述的数字视频信号格式转换装置； 接收端本地参考时钟产生装置，用于产生接收端的本地参考时钟； 数据接收装置，用于在所述接收端本地参考时钟产生装置产生的本地参考时钟的
控制下，接收所述数据发送装置发送的串行数字视频信号。 在本发明中，数字视频信号格式转换装置采用分频单元以及移位单元实现数字视频信号格式的转换，实现起来成本低。
图1是本发明实施例提供的数字视频信号传输系统的发送端的数字视频信号格式转换装置的结构示意图； 图2是本发明实施例提供的分频单元的结构示意图； 图3是本发明实施例提供的并入串出移位单元的结构示意图； 图4是本发明实施例提供的时序脉冲产生单元的结构示意图； 图5是本发明实施例提供的串行数据连续化单元的结构示意图； 图6是本发明实施例提供的数字视频信号进行格式转换时的时序变化示意图； 图7是本发明实施例提供的数字视频信号传输系统的结构示意图。
具体实施例方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。 在本发明实施例中，通过数字视频传输系统的数字视频信号格式转换装置对数字视频信号的格式进行转换，所述数字视频信号格式转换装置中的各个单元采用FPGA实现，实现成本低、灵活性高。 图1示出了本发明实施例提供的发送端的数字视频信号格式转换装置的结构，为
了便于说明，仅示出了本发明实施例相关的部分。该数字视频信号的格式转换装置包括分
频单元11、并入串出移位单元12、时序脉冲产生单元13、串行数据连续化单元14。 其中所述分频单元11用于实现分频，实现对本地参考时钟REFCLK进行分频，产生
同步时钟SCLK，在本发明实施例中，分频单元采用FPGA中的锁相环电路实现，锁相环电路
具体结构如图2所示。 并入串出移位单元12，用于实现数字视频信号的并串转换，将并行的RGB信号R [9. . 0] 、 G [9. . 0] 、 B [9. . 0]，转换成串行信号TD [7. . 0]，在本发明实施例中，并入串出移位单元采用VHDL/VERIL0G语言控制FPGA中的移位寄存器实现，具体结构如图3所示。
时序脉冲产生单元13，用于产生写允许请求信号WR—REQ，在本发明实施例中，时序脉冲产生单元采用VHDL/VERIL0G语言控制FPGA中的门阵列实现，具体结构如图4所示。
串行数据连续化单元14，用于对所述并入串出移位单元12产生的串行信号TD[7. . 0]进行连续化，产生连续的串行信号TDATA[7. . O]，在本发明实施例中，串行数据连续化单元14采用VHDL/VERIL0G语言控制FPGA中的门阵列实现，其具体结构如图5所示。
具体工作过程详述如下分频单元11对本地参考时钟REFCLK进行分频，产生同步时钟SCLK，并入串出移位单元12在分频单元11产生的同步时钟SCLK的控制下，将并行的RGB信号R[9. . 0] 、G[9. . 0] 、B[9. . 0]，转换成串行信号TD[7. . 0]，传送给串行数据连续化单元14，串行数据连续化单元14在分频单元11产生的同步时钟SCLK以及时序脉冲产生单元13产生的写允许请求信号WR_REQ的控制下，对所述并入串出移位单元12产生的串行数字视频信号TD[7. . 0]进行连续化，产生连续的串行数字视频信号TDATA[7. . 0]。
在实际应用中，接收端要实现数据的串并转换，接收端的数字视频信号格式转换装置实际上是发送端的数字视频信号格式转换装置的逆向变换，根据发送端所给出的实例很容易推导出来，只需要将并入串出移位单元12改为串入并出移位单元。 图2示出了本发明实施例提供的分频单元的结构，为了便于说明，仅示出了本发
明实施例相关的部分。该分频单元是FPGA中的锁相环电路，其输入信号是本地参考时钟
REFCLK，输出信号是同步时钟SCLK，具体的分频的倍数可以通过FPGA中锁相环电路的参数
设置来确定。 图3示出了本发明实施例提供的并入串出移位单元的结构，为了便于说明，仅示出了本发明实施例相关的部分。该并入串出移位单元包括8个并入串出移位寄存器，来自前端的数字视频信号分别被送往8个4位并入串出移位寄存器31 38，当送入的数据有效信号DEN有效时，在像素点时钟信号TCLK作用下RGB数据R[9. . 0] 、 G[9. . 0] 、 B[9. . 0]和行同步信号HS、场同步信号VS由所述8个并入串出移位寄存器的并行数据输入口被同时输入至各自的并入串出移位寄存器31 38，然后在同步时钟SCLK的作用下被串行移出得到TD[O]至TD[7]，如果将并入串出移位寄存器31 38各自的输出信号TD
至TD[7]合在一起便得到所需的同步时钟SCLK同步的串行数据输出信号TD[7. . 0]。图5给出了各个信号之间的时序关系，由图3和图6可知，在数据有效期间，每次欲传送的并行数据在像素点时钟信号TCLK的上升沿被并行数据输入并入串出移位寄存器，因为移位寄存器为4位的并入串出移位寄存器，故在同步时钟SCLK的作用下前四个输出TD[7. . 0]为有效数据，其余输出为无效数据或0(当并入串出移位寄存器串行的输入数据为0时)，按照图3给出的排列顺序，第一个输出的有效数据TD [7. . 0]对应的数据是R[7. . 0]，第二个输出的有效数据TD[7. . 0]对应的数据便是G[7. . 0]，第三个输出的有效数据TD[7. . 0]对应的数据是B[7. 0]，第四个输出的有效数据TD[7. 0]对应的数据是HS、 VS、 B[9] 、 B[8] 、 G[9] 、 G[8]、R[9]、R[8]。 图4示出了本发明实施例提供的时序脉冲产生单元的结构，为了便于说明，仅示出了本发明实施例相关的部分。该时序脉冲产生单元用于产生写允许请求信号WR—REQ，在本发明实施例中，时序脉冲产生单元采用VHDL/VERILOG语言控制FPGA中的门阵列实现，该时序脉冲产生单元的输入端包括数据有效信号DEN、像素点时钟信号TCLK、以及同步时钟SCLK，输出写允许请求信号WR_REQ。 图5示出了本发明实施例提供的串行数据连续化单元的结构，为了便于说明，仅示出了本发明实施例相关的部分。该串行数据连续化单元用于对所述并入串出移位单元产生的串行信号TD[7. . 0]进行连续化，产生连续的串行信号TDATA[7. . 0]。在本发明实施例中，串行数据连续化单元采用VHDL/VERILOG语言控制FPGA中的门阵列实现，其具体结构如图5所示。由图6给出的时序分析可知，由图3给出的并入串出移位单元输出的串行数据并不是连续的，还需要经过如图5所示的串行数据连续化单元将有效数据缓存后再输出才可保持输出的有效数据是连续的，如图5和图6所示，在写允许请求信号WR_REQ和同步时钟信号SCLK的作用下，串行数据TD[7. . 0]被不断地写入先入先出缓存器51中，当写入先入先出缓存器51中的字节数WR—USEDW达到设定的常量值时，比较器52输出一读数据请求信号RD_REQ，该信号经DFF触发器53滤波输出到先入先出缓存器51的读数据请求端，从而允许先入先出缓存器51中的数据在本地参考时钟REFCLK的作用下输出，先入先出缓存器51的缓存空间足够大时，串行数据TD[7. . 0]经先入先出缓存器51缓存后输出的信号TDATA[7. . 0]在行同步信号HS之间便 连续的，当行同步信号HS和场同步信号VS到来时，通过清零信号产生器54产生异步清零信号ACLR，控制先入先出缓存器51被清零并停止读 写，以便开始下一个循环，具体清零信号ACLR通过或门来实现。此外，如图5所示，在读期 间，当先入先出缓存器51为空时，产生RD_EMPTY信号，该信号将DFF触发器53输出清零从 而停止先入先出缓存器51中的数据的读出。 图7示出了本发明实施例提供的数字视频信号的传输系统的结构，为了便于说 明，仅示出了本发明实施例相关的部分。该数字视频信号的传输系统包括数字视频信号 发送端71、数字视频信号接收端72，其中数字视频信号发送端71包括数字视频信号格式 转换装置711、发送端本地参考时钟产生装置712、数据发送装置713，数字视频信号接收端 72包括接收端本地参考时钟产生装置721、数据接收装置722、数字视频信号格式转换装 置723。 在发送端71的数字视频信号格式转换装置711首先将前端系统传递过来的数字 视频信号的并行数据流(包括30Bit的红、绿、蓝数据R[9. . 0] 、 G[9. . 0] 、 B[9. . 0]，行同步 信号HS，场同步信号VS、数据有效信号DEN和像素点时钟信号TCLK)转换成欲发送的8Bit 串行数据流TDATA[7. . 0]和同步时钟SCLK，然后由发送端71的数据发送装置712在所述 发送端本地参考时钟产生装置712产生的本地参考时钟的控制下，进行8B/10B编码通过 光缆或电缆传送；在数字视频信号接收端72，数据接收装置722在所述接收端本地参考时 钟产生装置721产生的本地参考时钟的控制下，接收所述编码后的串行数据流，经8B/10B 解码后获得8Bit并行数据(在接收端标记为RD[7. . O])以及同步时钟RCLK，通过接收端 72的数字视频信号格式转换装置723将8Bit数据信号即RD[7. . 0]和同步时钟信号RCLK， 进行格式转换，变换后还原为所需的红、绿、蓝数据信号RD[9. 0] 、 GD[9. 0] 、 BD[9. 0]和 时序控制信号(包括行同步HS，场同步VS、数据有效信号DEN和接收端的像素点时钟信号 RDCLK)。在图7中，本地参考时钟REFCLK为发送端71的数据发送装置713和接收端72的 数据接收装置722所需的本地参考时钟，可由发送端本地参考时钟产生装置712和接收端 本地参考时钟产生装置721产生，在本实施例中，所述本地参考时钟产生装置均可由高精 度的有源晶振电路产生；数据有效信号DEN和串行数据流同步时钟信号在传输过程中隐含 在串行数字视频信号的数据流中，可由接收端72恢复；此外，数据发送装置713及数据接收 装置722可通过FPGA实现，也可采用千兆网等专用芯片来实现。此外，若数据发送装置713 要求10Bit数据输入，本发明的发送端71的数字视频信号格式转换装置711，则需要由10 个并入串出移位寄存器构成，并且亦可采用3位或5位等其他位数的并入串出移位寄存器 实现数据的并串转换，控制时序做相应的变动便可。本发明的数字视频信号传输转换系统， 其接收端72的数字视频信号格式转换装置723实际上是发送端71的数字视频信号格式转 换装置711的逆向变换，根据发送端71的数字视频信号的格式转换装置711所给出的实例 很容易推导出来，在此不再赘述。 在本发明实施例中，通过数字视频传输系统的数字视频信号格式转换装置对数字 视频信号的格式进行转换，所述数字视频信号格式转换装置中的各个单元采用FPGA实现， 实现成本低、灵活性高。 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精 神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
一种数字视频信号格式转换装置，其特征在于，所述数字视频信号的格式转换装置包括分频单元，用于实现分频，将本地参考时钟信号进行分频，产生同步时钟信号；移位单元，用于在所述分频单元产生的同步时钟信号的控制下，将并行数字视频信号转换为非连续的串行数字视频信号或者将串行数字视频信号转换为并行数字视频信号。
2. 如权利要求1所述的数字视频信号格式转换装置，其特征在于，数字视频信号格式转换装置还包括串行数据连续化单元，用于对所述移位单元产生的非连续的串行数字视频信号进行连续化处理，产生连续的串行数字视频信号；时序脉冲产生单元，分别与所述分频单元和串行数据连续化单元连接，用于产生写允许请求信号。
3. 如权利要求1所述的数字视频信号格式转换装置，其特征在于，所述移位单元至少包括一移位寄存器。
4. 如权利要求3所述的数字视频信号格式转换装置，其特征在于，所述移位单元的移位寄存器是并入串出移位寄存器或者串入并出移位寄存器。
5. 如权利要求2所述的数字视频信号格式转换装置，其特征在于，所述串行数据连续化单元包括先入先出缓存器，用于缓存所述移位单元产生的非连续的串行数字视频信号，输出连续的串行数字视频信号；比较器，用于将所述先入先出缓存器中存储的字节数与预先设定的常量值进行比较，若所述先入先出缓存器中存储的字节数达到预先设定的常量值时，输出一读数据请求信号；DFF触发器，对所述比较器输出的读数据请求信号进行过滤，并输出所述过滤后的读数据请求信号至所述先入先出缓存器的读数据请求端。
6. 如权利要求5所述的数字视频信号格式转换装置，其特征在于，所述串行数据连续化单元还包括清零信号产生器，用于产生清零信号，控制所述先入先出缓存器被清零并停止读写。
7. 如权利要求6所述的数字视频信号格式转换装置，其特征在于，所述清零信号产生器通过FPGA中的或门实现。
8. 如权利要求2所述的数字视频信号格式转换装置，其特征在于，所述分频单元、移位单元、时序脉冲产生单元以及串行数据连续化单元均采用FPGA实现。
9. 一种数字视频信号传输系统，其特征在于，所述数字视频信号传输系统包括发送端和接收端，所述发送端包括如权利要求1至7任一项所述的数字视频信号格式转换装置；发送端本地参考时钟产生装置，用于产生发送端的本地参考时钟；数据发送装置，用于在所述发送端本地参考时钟产生装置产生的本地参考时钟的控制下，发送经所述数字视频信号格式转换装置转换后的非连续的串行数字视频信号；所述接收端包括如权利要求1至7任一项所述的数字视频信号格式转换装置；接收端本地参考时钟产生装置，用于产生接收端的本地参考时钟；数据接收装置，用于在所述接收端本地参考时钟产生装置产生的本地参考时钟的控制下，接收所述数据发送装置发送的串行数字视频信号。
10.如权利要求9所述的数字视频信号传输系统，其特征在于，所述数据发送装置以及数据接收装置均采用FPGA实现。
全文摘要
本发明适用于数字视频信号传输技术领域，提供了一种数字视频信号的转换装置及数字视频信号传输系统，所述数字视频信号的转换装置包括分频单元，用于实现分频，将本地参考时钟信号进行分频，产生同步时钟信号；移位单元，用于在所述分频单元产生的同步时钟信号的控制下，将并行数字视频信号转换为非连续的串行数字视频信号或者将串行数字视频信号转换为并行数字视频信号。在本发明中，数字视频信号格式转换装置采用分频单元以及移位单元实现数字视频信号格式的转换，实现起来成本低。
文档编号H04N7/24GK101754005SQ20081024124
公开日2010年6月23日 申请日期2008年12月15日 优先权日2008年12月15日
发明者任平 申请人:康佳集团股份有限公司