用于交换多信道信号的数据传输系统的制作方法

专利名称：用于交换多信道信号的数据传输系统的制作方法
技术领域：
本发明涉及一种数据传输系统，具体而言，涉及一种通过使用多 信道信号传输数据的数据传输系统。
背景技术：
如本领域所己知地，数据传输系统经常使用用于传输数据的多信
道信号。日本特开专利申请No.P2006-339858公开了用于通过多个信道 交换信号的常规发射器/接收器电路。图13是图示已公开的发射器/接 收器电路的配置的示意图。发射方和接收方芯片206中的每个均包含 有分别与发射信道相关联的多个输入电路202和多个输出电路207。输 入电路202均包括CDR (时钟数据恢复)电路201、接收器203以及 串并行转换器204。在每个芯片206中，各自的输入电路202和输出电 路207从公共PLL电路205接收多相时钟信号。输出电路207均被配 置成通过在所需要的数据上叠加时钟信号而生成时钟嵌入式信号，并 且通过相应的发射信道发送所生成的时钟嵌入式信号。在接收方芯片 206中，接收器电路202均从相应的发射器电路接收已并入嵌入式时钟 的传输信号，并且通过相位检测器检测嵌入式时钟的相位。接收器电 路202均被设计成通过混合从PLL电路205接收的四相时钟信号生成 具有所需要相位的时钟信号。因此，所构造的接收器电路202均通过 响应于相位检测器的输出调整其相位而生成具有所需要相位的内部时 钟，并且同步于内部时钟执行所接收的信号的采样。
然而，发明人已经发现上述发射器电路和接收器电路具有复杂的
电路配置和增加的电路规模的不良问题，由于其中通过每个传输信号
传输了时钟嵌入式信号，并且从每个发射信道恢复了时钟信号以允许 采样具有已恢复的时钟信号的数据信号的结构体系，从而造成增加的功率消耗的不良现象。

发明内容
在本发明的一个方面中， 一种接收器电路配备有多个输入端子； 多个保持电路，该多个保持电路保持通过多个输入端子接收的接收信 号；检测器电路，该检测器电路检测来自接收信号中所选择的一个接 收信号的时钟位以响应于所检测的时钟位恢复时钟信号；以及时钟电 路，该时钟电路被连接至检测器电路并且从时钟信号生成一个或者多 个内部时钟信号。保持电路共同地接收内部时钟信号并且同步于内部 时钟信号共同地执行接收信号的采样。
因为响应于从接收信号中的一个信号所检测的时钟位而生成内部 时钟信号，并且同步于内部时钟信号共同地采样接收信号，所以这样 的接收器电路配置允许简化接收器电路的电路配置。
在本发明的另一个方面中， 一种发射器电路配备有多个输出端 子；时钟发生器电路；多个保持电路，该多个保持电路被共同地连接 至时钟发生器电路，以分别接收多个信号并且响应于从时钟发生器电 路接收的时钟信号输出多个信号；以及输出电路，该输出电路被连接 至多个保持电路并且将传输信号分别输出至多个输出端子。通过将时 钟位选择性地并入从多个保持电路输出的多个信号中的一个信号，输 出电路生成传输信号中的一个传输信号。
因为时钟位被选择性地并入传输信号中的一个传输信号，所以这 样的发射器电路配置允许简化发射器电路的电路配置。
在本发明的又一方面中， 一种数据传输系统配备有时钟发生器 电路；多个输出电路，该多个输出电路被共同地连接至时钟发生器电 路，并且利用彼此同步的传输信号分别输出多个传输信号；控制电路， 该控制电路被连接至多个输出电路中的一个并且将时钟位并入多个传输信号中的一个传输信号，从多个输出电路中的一个输出电路输出该 一个传输信号；多个传输线，该多个传输线分别传输信号；多个输入 电路，该多个输入电路分别与传输线相连接并且分别接收传输信号； 以及时钟电路，该时钟电路被连接至输入电路中的一个输入电路并且 检测来自于传输信号中的一个传输信号的时钟位以响应于所检测的时 钟位生成内部时钟信号。输入电路同步于内部时钟信号共同地采样通 过多个传输线分别传输的传输信号。
因为时钟位被选择性地并入传输信号中的一个传输信号，并且响 应于从传输信号中的一个传输信号检测的时钟位而生成内部时钟信 号，以及同步于内部时钟信号共同地釆样传输信号，所以这样的系统 配置允许简化数据传输系统的电路配置。


根据结合附图的某些优选实施例的以下描述，本发明的上述和其 它的目的、优点和特征将更加显而易见，在附图中
图1是显示在本发明的一个实施例中的图像显示装置的示例性配 置的框图2是显示被并入图1所示的图像显示装置的图像处理电路的发 射器电路的示例性配置的详细框图3是显示被并入图2所示的发射器电路的时钟发生器电路的示 例性配置的电路图4是显示被并入图2所示的发射器电路的保持电路(并串行转 换器电路)的示例性配置的框图5是显示被并入图2所示的发射器电路的另一个保持电路(并 串行转换器电路)的示例性配置的框图6是显示被并人图2所示的图像处理电路的发射器电路的示例 性操作的时序图7A是显示灰度数据的示例性数据结构的图7B是显示通过传输线传输的信号波形的时序图；图8是显示接收器电路的示例性配置的框图9A是显示被并入图8所示的接收器电路的保持电路(串并行转 换器电路)的示例性配置的框图9B是显示被并入图8所示的接收器电路的另一个保持电路(串 并行转换器电路)的示例性配置的框图IO是显示被并入图8所示的接收器电路的时钟发生器电路的示 例性配置的电路图11是显示图8所示的接收器电路的示例性操作的时序图12是显示在替代实施例中的发射器电路的示例性配置的框以及
图13是显示常规数据传输系统的配置的框图。
具体实施例方式
现在将参考说明性示例在此描述本发明。本领域的技术人员将认 识到，使用本发明的教导可以实现许多替代实施例并且本发明不限于 出于解释性目的而说明的实施例。
(整体配置)
图1是显示在本发明的一个实施例中的图像显示装置的示例性配 置的整体示意图，其中，沿着图像显示面板1的边缘布置多个数据线
驱动器3，以将驱动器信号6馈入图像显示面板1的数据线。由驱动信 号6控制每个像素的亮度或灰度级，以将需要的图像显示在图像显示 面板1上。沿着图像显示面板1的另一个边缘布置一个或者多个扫描 控制电路4以选择像素的行。数据线驱动器3通过传输线5从图像处 理电路2接收传输信号，该传输信号携带表示各个像素的灰度级的灰 度数据。传输线5也可以用于将诸如表示驱动器信号6的极性的极性 反转信号的控制信号传输至数据线驱动器3。将传输线5-1至5-n连接 在图像处理电路2和各自的数据线驱动器3之间。传输线5-1至5-n均 具有多个信道，更具体地，在本实施例中具有两个信道，以应对将要 传输的数据量的增加，这伴随着图像显示面板的尺寸和分辨率的增加。每个传输线5中的一个信道用于传输表示图像显示设备1的偶数编号 像素的灰度级的灰度数据，并且另一个信道用于传输表示奇数编号像 素的灰度级的灰度数据。
应当注意，当在尺寸上数据驱动器3与图像显示面板1相当时，
可以仅提供一个数据线驱动器3。
图2是图像处理电路2的配置图。图像处理电路2包含有发射器 电路10-1至10-n，这些发射器电路10-1至10-n分别与传输线5-1至 5-n相连接。尽管图2仅示出了发射器电路10-1的配置，但是本领域的 技术人员将理解类似地构造其它发射器电路10-2至10-n。每个传输线 5包含有多个信道(如图2所示，在本实施例中包含有2个信道)并且 每个信道包括传输差分传输信号的一对信号线，即，正相和负相信号。 更具体地，每个传输线5包括用于一个信道(信道A)的正相和负相 信号线TXAP和TXAN和用于另一个信道(信道B)的正相和负相信 号线TXBP禾Q TXBN。
(发射器电路)
发射器电路10-1包括时钟发生器电路15，该时钟发生器电路15 从设置在图像处理电路2中的时钟源(未示出)接收时钟信号11。时 钟发生器电路15可以被配置为，例如，PLL (锁相环路)。时钟发生 器电路15响应于时钟信号11生成一组时钟信号23。时钟信号23的相 位和/或频率可以彼此不同。在替代实施例中，时钟发生器电路15可以 生成单个时钟信号而不是多个时钟信号23。在一个实施例中，发射器 电路10-1至10-n中的每一个都可以并入时钟发生器电路15。替代地， 可以将发射器电路10-1至10-n共同地连接至单个时钟发生器电路15 以接收时钟信号23。时钟信号23被馈入保持电路16和17。
保持电路16和17从图像处理电路2中的处理部分(未显示)接 收灰度数据，该灰度数据表示显示面板1的各个像素的灰度级。灰度
11数据由表示位于图像显示面板1的奇数编号位置上的像素的灰度级的 奇数灰度数据12 (在下文中，被称为"奇数像素)和表示位于图像显 示面板1的偶数编号位置上的像素的灰度级的偶数灰度数据13 (在下
文中，被称为"偶数像素)组成。在图2中，保持电路16接收与奇数 像素相关联的奇数灰度数据12，并且保持电路i7接收与偶数像素相关 联的偶数灰度数据13。保持电路16和17还接收各种控制数据14A和 14B，控制数据14A和14B包括极性反转数据以及显示同步数据，该 极性反转数据用于指示被馈入像素的驱动信号6的极性颠倒的时序， 该显示同步数据用于在数据线驱动器3中生成垂直和水平同步信号。
可以在图像处理电路2中并行地处理灰度数据12和13以及控制 数据14A和14B。在这种情况下，保持电路16和17被配置为将并行 数据转换成串行数据或者串行数据信号的并串转换器电路；保持电路 16输出对应于奇数灰度数据12和控制数据14A的串行输出信号21， 并且保持电路17输出对应于偶数灰度数据13和控制数据14B的串行 输出信号22。保持电路16也将要被嵌入从发射器电路10-1传输的传 输信号中的一个传输信号的时钟信号20输出至对应的数据线驱动器3。 当灰度数据12、 13和控制数据14A和14B被串行地馈入保持电路16 和17时，保持电路16和17可以被配置为锁存电路。
发射器电路10-1进一步包括输出电路29，该输出电路29包含有 被分别连接至保持电路16和17的输出的输出缓冲器18和19。将输出 缓冲器18和19的输出连接至发射器电路10-1的输出端子28-1和28-2。 输出端子28-1由被连接至互补信号线TXBP和TXBN的两个互补端子 组成。应当注意，这两个端子被统称为输出端子28-1，因为这两个互 补端子用于传输相同的数据；这也适用于输出端子28-2。输出缓冲器 18包含有从保持电路16接收串行输出信号21的放大器电路31、接收 时钟信号20的放大器电路32以及叠加放大器电路31和32的输出信 号的叠加电路34。将叠加电路34的输出连接至发射器电路10-1的输 出端子28-2。输出缓冲器19包含有从保持电路17接收串行输出信号22的放大器电路33。将放大器电路33的输出连接至发射器电路10-1 的输出端子28-l。
参考图3，该图示出了时钟发生器电路15的详细情况，时钟发生
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振荡器54。压控振荡器54包含有由奇数编号的反相器55组成的环形 振荡器电路组成并且生成时钟信号23的串行时钟信号CLKs。根据施 加到反相器55的电源电压控制串行时钟信号CLKs的频率。另一方面， 时钟发生器电路55实际上将时钟信号11输出为时钟信号23的并行时 钟信号CLKp。
图4详细地示出保持电路16的示例性配置。保持电路16包括接 收串行时钟信号CLKs的计数器电路41和被连接至计数器电路41的多 路转换器电路42。多路转换器电路42接收并行时钟信号CLKp、灰度 数据12以及控制数据14A，并且输出上述的时钟信号20和串行输出 信号21。
类似地，图5详细地示出保持电路17的示例性配置。尽管在图4 和5都示出了时钟发生器电路15，但是应当理解，在本实施例中将一 个时钟发生器电路15共同地连接至保持电路16和17;保持电路16和 17从时钟发生器电路15共同地接收时钟信号23。保持电路17包括接 收串行时钟信号CLKs的计数器电路71和被连接至计数器电路41的多 路转换器电路72。多路转换器电路72接收并行时钟信号CLKp、控制 数据14以及灰度数据13，并且输出上述的串行输出信号22。
参考图6，该图是显示相关信号的波形的时序图，下面将描述发射 器电路10-1的示例性操作。在时钟发生器电路15中，如图3所示，压 控振荡器54以从被用作电源的电荷泵馈入的电压工作，并且响应于馈 入其中的电压生成具有一定频率的串行时钟信号CLKs。将串行时钟信 号CLKs生成为近似具有与时钟信号11的频率一样大的预定倍数的频
13率，例如，n倍(n是自然数)；在图6中，符号"T"表示时钟信号 11的周期，并且串行时钟信号CLKs的周期是T/n。相位比较器51将 上述基准时钟信号11与从压控振荡器54馈入的串行时钟信号CLKs 相比较，并且控制从电荷泵52馈入压控振荡器54的电压。详细地， 输出信号UP的电压电平随同响应于在时钟信号11和串行时钟信号 CLKs之间的相位差而降低的输出信号DN的电压电平一起上升，例如， 当根据时钟信号11的相位提前了串行时钟信号CLKs的相位时。结果， 电荷泵电路52减少或者阻止从电流源56流入输出节点59的电流，或 者增加从电流源57的输出节点59流出的电流，从而降低输出电压。 由滤波电路53过滤电荷泵52的电压，该滤波电路53包含有电阻元件 和电容元件以去除噪音，并且去除噪音的输出电压被馈入压控振荡器 54以降低各个反相器55的倒频(reversal fr叫uency)，从而延迟由压 控振荡器54生成的的串行时钟信号CLKs的相位。类似地，当根据时 钟信号的相位延迟了串行时钟信号CLKs的相位时，提前串行时钟信号 CLKs的相位。结果，时钟发生器电路15同步于时钟信号11生成具有 时钟信号11的n倍频率的串行时钟信号CLKs。时钟发生器电路15也 将时钟信号11输出为并行时钟信号CLKp。
如图4所示，将串行时钟信号CLKs提供给在保持电路16中的计 数器电路41。计数器电路41接收并且计数串行时钟信号CLKs，并且 词步于串行时钟信号CLKs顺序和重复地激活输出信号Ql至Qn。结 果，输出信号Ql至Qn中的每一个输出信号具有T/n的脉冲宽度和T 的周期，该T/n的脉冲宽度是串行时钟信号CLKs的周期，该T的周期 是与串行时钟信号CLKs的周期的n倍一样大。将输出信号Ql至Qn 生成为其相位彼此不同。在图6中，用符号"Q1-Qn"表示的盒(box) 中的数字表示激活了 n个输出信号Ql至Qn中的哪个信号。将输出信 号Ql至Qn馈入多路转换器电路42的选择控制输入SI至Sn。如后面 所述，输出信号Ql至Qn用于选择被馈入数据输入Dl至Dn的数据位。
当多路转换器电路42在数据输入D2至Dn上接收灰度数据12和控制数据14A时，它另外在数据输入Dl上接收并行时钟信号CLKp。在本实施例中，将控制数据14A馈入数据输入D2至D4。在替代实施例中，在图像处理电路2的吞吐量和传输线5的频带中没有足够的空间的情况下，仅灰度数据12可以被馈入数据输入D2至Dn。同步于被馈入时钟输入CKIN的并行时钟信号CLKp，灰度数据12和控制数据14被同时锁存在多路转换器电路42中，并且根据计数器电路41的输出信号Ql至Qn的选择从公共输出DOUT顺序输出。结果，如图6中的虚线所示，并行时钟信号CLKp、灰度数据12以及控制数据14被转换成串行输出信号21。
应当注意，在图6所示的操作中，并行时钟信号CLKp被输入至数据输入Dl，该数据输入Dl对应于由计数器输出信号Ql选择的串行输出信号21的数据位。其目的是为了避免将要传输的数据的数据位(诸如灰度数据12和控制数据14A的数据位)被并入串行输出信号21的无效位置，在下一个阶段输出缓冲器18会将时钟信号20叠加到该无效位置；在将时钟信号20叠加到串行输出信号21中的过程中，在输出缓冲器18中丢失了被输入至数据输入D1的数据位。因此，不应当将要传输的数据位馈入数据输入D1。这意味着不需要将并行时钟信号CLKp馈入数据输入Dl;可以将数据输入Dl固定在高电平或低电平中的任何一个。
另外，多路转换器电路42将从计数器电路41接收的输出信号Ql输出为时钟信号20。
保持电路17的操作与保持电路16的操作相类似。如图5中所示，将串行时钟信号CLKs提供给在保持电路17中的计数器电路71。计数器电路71类似于计数器电路41而工作，生成输出信号Ql至Qn。由计数器电路71生成的输出信号Ql至Qn的波形与由计数器电路41生成的输出信号Ql至Qn的波形相同。将输出信号Ql至Qn馈入多路转换器电路72的选择控制输入Sl至Sn。多路转换器电路72在数据输入D2至Dn上接收偶数灰度数据13和控制数据14B。在本实施例中，将控制数据14B馈入数据输入D1至D4。不同于多路转换器电路42，如图5中所示，多路转换器电路72在数据输入D1上接收控制数据14B。在替代实施例中，可以将灰度数据13的数据位馈入数据输入D1。应当注意，多路转换器电路72没有被设计成输出时钟信号，而多路转换器电路42被设计成将从计数器电路41接收的输出信号Ql输出为时钟信号20。多路转换器电路72的其它配置和操作与多路转换器电路42的相同。尽管没有给出显示多路转换器电路72的输入和输出信号的波形的时序图，但是本领域的技术人员将理解，多路转换器电路72以与图6所示的多路转换器电路42相类似的方式工作。多路转换器电路72不同于多路转换器电路42，因为控制数据14B代替并行时钟信号CLKp被馈入数据输入Dl，并且没有对应于时钟信号20的输出。
如图2中所示，由保持电路16生成的串行输出信号21和时钟信号20被分别馈入输出缓冲器18的驱动器电路31和32，并且经历了放大和/或阻抗变换以生成一对互补信号。驱动器电路32被配置成生成具有信号电平不同于由驱动器电路31生成的互补信号的信号电平的互补信号。在一个实施例中，从驱动器电路32输出的互补信号的信号电平被调整成大于从驱动器电路31输出的互补信号的信号电平。替代地，从驱动器电路32输出的互补信号的信号电平可以被调整成小于从驱动器电路31输出的互补信号的信号电平。通过控制被馈入驱动器电路31和32的电源电压可以实现对驱动器电路31和32的输出信号电平控制。
叠加电路34将由驱动器电路32放大的时钟信号20叠加在由驱动器电路31放大的串行输出信号21上，以在信号线TXAP和TXAN上产生一对互补传输信号。具体地，叠加电路34叠加来自于驱动器电路31和32的输出信号，并且通过输出端子28-2将合成的互补信号输出至信号线TXAP和TXAN。应当注意，在输出缓冲器18禾P 19中，仅
16选择性地在输出缓冲器18中提供了叠加电路34。这允许通过仅连接驱动器电路31和32的输出而形成叠加电路34，以便连接具有相同极性的互补输出信号上的输出，从而增强用于叠加时钟信号的电路配置的简化。在这种情况下，当没有输出串行输出信号21时驱动器电路31的输出被设置高阻抗，并且当没有输出时钟信号20时驱动器电路32被设置高阻抗。
在替代实施例中，叠加电路34可以受控于控制电路(未示出)，以响应于时钟信号20选择驱动器电路31和32。驱动器电路31和32中所选择的一个被连接至输出端子28-2以允许从其输出互补输出信号。这样的配置也允许提高用于叠加时钟信号的电路配置的简化，该配置要求提供仅用于输出缓冲器18的选择机制，诸如用于切换驱动器电路31和32的控制电路和开关电路。在这种情况下，不必如上所述将驱动器电路31和32设置成高阻抗状态。
另一方面，由保持电路17生成的串行输出信号22被馈入输出缓冲器19的驱动器电路33，并且经历放大和/或阻抗转换，并且通过输出端子28-1将合成的互补传输信号输出至信号线TXBP和TXBN。尽管在信号线TXBP和TXBN上产生的互补传输信号上没有叠加时钟信号，但是在信号线TXBP和TXBN上产生的传输信号本质上与在信号线TXAP和TXAN上的传输信号同步，因为通过从时钟发生器电路15共同地接收的时钟信号23彼此同步了保持电路16和17。
图7A是显示通过信号线TXAP和TXAN和信号线TXBP和TXBN传输的传输信号的示例性数据布置的示意图。在该示例中，时钟信号20被叠加或者嵌入用于两个奇数像素的灰度数据的通过信号线TXAP和TXAN两次传输的传输信号，并且通过信号线TXAP和TXAN传输的传输信号除了奇数灰度数据12之外另外携带诸如极性颠倒数据的控制数据14A。详细地，通过传输线TXAP和TXAN传输的传输信号携带的数据
包含有两个时钟位， 一组控制位以及用于两个奇数像素的灰度数据
12;应当注意，控制位是控制数据14A的数据位。时钟位是通过将时钟信号20叠加到传输信号中生成的，并且用于数据线驱动器3中的时
钟恢复。
图7B是显示通过信号线TXAP和TXAN传输的传输信号的波形的时序图。在时域中被馈入数据输入D1的数据位所处的位置上叠加时钟信号。如图7B所示，在对应于时钟位的位置上的通过信号线TXAP和TXAN传输的传输信号的振幅与其它位置上的振幅不同；图7B示出了在叠加时钟信号20的位置(即，位于时钟位的位置)上选择性地增加通过信号线TXAP和TXAN传输的传输信号的振幅的情况。在传输了时钟位之后，立即传输被馈入数据输入D2的数据位。
在一个实施例中，在传输了每个时钟位之后，可以立即传输一个或者多个空位。在对应于时钟位的位置上通过信号线TXAP和TXAN传输的传输信号的振幅与其它位置上的振幅不同，并且这会造成信号线的电压电平的不稳定。当在传输了时钟位之后立即传输有效的数据(诸如控制位和灰度数据)时，这样的不稳定性可以造成误码。空位的传输有效地提高了传输有效数据的可靠性。
还优选的是，生成通过信号线TXAP和TXAN传输的传输信号，以便在对应于时钟位的位置上的传输信号的极性与在对应于先前刚传输的数据位的位置上的传输信号的极性相同，并且在对应于时钟位的位置上的传输信号的振幅大于在对应于先前刚传输的数据位的位置上的传输信号的振幅。这避免了信号线TXAP和TXAN的电压电平的突然变化，从而减少噪声。
另一方面，当传输图像显示面板1中的偶数像素的偶数灰度数据13时，通过信号线TXBP和TXBN传输的传输信号不并入时钟位；在通过信号线TXBP和TXBN传输的传输信号上没有叠加时钟信号。除了偶数灰度数据13之外，通过信号线TXBP和TXBN传输的的数据包括控制数据14B，诸如极性颠倒数据。通过信号线TXBP和TXBN传输的传输信号中的控制数据14B的位置可以与在时域中通过信号线TXAP和TXAN传输的时钟位的位置、或者在紧接着传输了时钟位之后的位置相同。这有效地提高了在传输方和接收方上的内部信号处理的效率。
在替代实施例中，两个时钟位可以被并入每个像素的传输信号中。在另一个替代实施例中，当在信号线的带宽中有足够的空间时，可以为将要被传输的数据的没个数据位叠加时钟位。
(接收器电路)
接下来，描述了接收器电路的示例性配置和操作，该接收器电路接收通过信号线TXAP和TXAN以及信号线TXBP和TXBN传输的传输信号。在针对接收方的下面的描述中，信号线TXAP、 TXAN、 TXBP以及TXBN分别被称为信号线RXAP、 RXAN、 RXBP以及RXBN，并且通过信号线TXAP、 TXAN、 TXBP以及TXBN传输的传输信号被称为接收信号。希望由信号线TXAP和TXAN组成的传输线以及由信号线TXBP和TXBN组成的传输线彼此接近地布置，以减少延迟时间的差别，优选低于通过信号线TXAP、 TXAN、 TXBP以及TXBN传输的传输信号的脉冲宽度。在通过彼此接近地布置的传输线将相互关联的数据(用于偶数像素和奇数像素的灰度数据)从图像处理电路2传输至数据线驱动器3的情况下，通常满足这样的要求。
图8是显示数据线驱动器3的示例性配置的电路图。数据线驱动器3被分别连接至传输线5-1至5-n，并且配备有接收器电路80-1至80-n。图8示出了被连接至传输线5-l的数据线驱动器3的配置，该数据线驱动器3包含有接收器电路80-1。接收器电路80-1的输入端子92-1被连接至信号线RXBP和RXBN，并且输入端子92-2被连接至传输线
195-1的信号线RXAP和RXAN。输入端子92-1由被连接至互补信号线的两个互补端子组成。由于两个互补端子用于接收相同的数据，所有这两个端子被统称为输入端子92-1。这同样适用于输入端子92-2。
接收器电路80-1包括被连接至输入端子92-1的接收缓冲器90、被连接至输入端子92-2的接收缓冲器82、被连接至接收缓冲器82的基准电压发生器电路81、时钟发生器电路87以及保持所接收的数据的保持电路88和89。接收缓冲器90包括放大器86，该放大器86比较被连接至输入端子92-l的信号线RXBP和RXBN上的电压电平以响应于电压电平比较的结果生成内部数据信号。另一方面，接收缓冲器82包括放大器85和检测器电路95。该放大器85比较信号线RXAP和RXAN的电压电平，以响应于电压电平比较的结果生成另一个内部数据信号。检测器电路95从通过信号线RXAP和RXAN传输的接收信号提取时钟位。详细地，检测器电路95包含有分别用于检测信号线RXAP和RXAN上的电压电平的一对放大器83和84以及被连接至放大器83和84的输出的或(OR)电路94。将OR电路94的输出连接至时钟发生器电路87。如下所述，在OR电路94的输出上生成时钟信号CLK—REF。
图9A是显示保持电路88的示例性配置的详细框图。时钟发生器电路87从检测器电路95接收时钟信号CLK_REF，并且生成内部时钟信号CK1至CKn。内部时钟信号CK1至CKn被提供给保持电路88。保持电路88包括n个触发电路93。每个触发电路93具有数据输入端子D、时钟输入端子CK以及数据输出端子Q。触发电路93从放大器85共同地接收内部数据信号，并且还从时钟发生器电路87接收内部时钟信号CK1至CKn中的相应内部时钟信号，以在数据输出Dl至Dn上分别生成输出信号。
如图9B所示，类似地构造保持电路89。将内部时钟信号CK1至CKn从时钟发生器电路87提供给保持电路89。保持电路89包括n个触发电路93。触发电路93从放大器86共同地接收内部数据信号，并 且还从时钟发生器电87接收内部时钟信号CK1至CKn中的相应内部 时钟信号，以在数据输出Dl至Dn上分别生成输出信号。
图10是显示时钟发生器电路87的示例性配置的详细电路图。在 一个实施例中，时钟发生器电路87被配置为DLL(延迟锁定环)电路。 时钟发生器电路87包括相位比较器101、电荷泵102、滤波电路103 以及包含有串行连接的延迟电路105的压控延迟电路104。每个延迟电 路105具有T/n的延迟时间。
接下来，参考图11的时序图，将描述接收器电路80-1的操作。 基准电压发生电路81生成一对基准电压Vrefh和Vrefl，并且分别将基 准电压Vrmh和vrefl馈入放大器83和84。当信号线RXAP和RXAN 上的接收信号被设置成用于有效数据(控制数据和灰度数据12)的高 电平时，基准电压Vrefh和vrefl高于驱动信号线RXAP和RXAN上 的接收信号的电压电平，并且当信号线RXAP和RXAN上的接收信号
被设置成用于时钟位的高电平时，基准电压Vmfh和Vj^fl低于驱动信
号线RXAP和RXAN上的接收信号的电压电平。
返回参考图8，当信号线RXAP上的接收信号被上拉至用于被并 入其中的时钟位的高电平并且信号线RXAN上的接收信号被下拉至用 于该时钟位的低电平时，被连接至信号线RXAP的放大器83的非反相 输入的电压电平被上升高于放大器83的反相输入的电压电平。结果， 放大器83的输出被上拉到高电平。另一方面，当信号线RXAP上的接 收信号被下拉至用于被并入其中的时钟位的低电平并且信号线RXAN 上的接收信号被上拉至用于该时钟位的高电平时，被连接至信号线 RXAN的放大器84的非反相输入的电压电平被上升高于放大器84的 反相输入的电压电平。结果，放大器84的输出被上拉至高电平。由于 将放大器83和84的输出连接至OR电路94，所以检测器电路95成功 地检测被并入的时钟位，并且时钟信号CLK REF成功地被恢复并且从OR电路94输出，而不管时钟信号作为正相还是负相被并入接收信号。 图11示出了所恢复的时钟信号CLK—REF的波形。
如上关于发射器电路10-1的描述，在对应于时钟位的位置的信号 线RXAP和RXAN上的接收信号的振幅可能小于在对应于灰度数据和 控制数据的位置的接收信号的振幅。在这种情况下，如下地修改接收 器电路的配置基准电压发生器电路81用产生基准电压VI和V2的基 准电压发生器电路取代，并且检测器电路95用另一个不同配置的检测 器电路取代。将基准电压VI设置成低于在对应于时钟位的位置的接收 信号的电压电平，并且将基准电压V2设置成高于在对应于时钟位的位 置的接收信号的电压电平并低于在对应于有效数据(控制数据和灰度 数据)的位置的接收信号的电压电平。检测器电路包括一对放大器和 与(AND)电路， 一个检测信号线RXAP的电压电平高于VI并且另 一个检测信号线RXAP的电压电平低于V2。然后，通过AND电路获 得放大器的检测结果的逻辑AND，并且AND电路的输出信号被用作 时钟信号CLK一REF。为信号线RXAN提供相同的电路以应对以下两种 情况当在正相和负相中作为正相或者负相的数据位并入时钟位的情 况。
如图IO所示，将时钟信号CLK一REF馈入时钟发生器电路87。在 时钟发生器电路87中，通过串行连接的延迟电路105分阶段延迟时钟 信号CLK—REF，以生成一组内部时钟信号CK1至CKn。相位比较器 101将内部时钟信号CKn的相位与时钟信号CLK一REF的相位比较。例 如，当在时域中内部时钟信号CKn的相位比时钟信号CLK_REF的相 位提前时，输出信号UP的电压电平被降低并且输出信号DN的电压电 平被上升。结果，电荷泵电路102减少或者阻止从电流源106流至输 出节点108的电流，替代地，响应于输出信号增加通过电流源107从 输出节点108流出的电流，从而降低电荷泵102的输出电压。通过滤 波电路103过滤电荷泵102的输出电压以去除噪声，并且将噪声去除 的输出电压提供给延迟电路105以减少其中的信号传输速率。这导致
22延迟内部时钟信号CK1至CKn的相位。在当在时域中根据时钟信号 CLK_REF的相位延迟内部时钟信号CKn的相位时的情况下，也类似地 控制内部时钟信号CKl至CKn的相位。如此，使用作为基准的时钟信 号CLK一REF，时钟发生器电路87生成一组多相内部时钟信号CK1至 CKn。内部时钟信号CK1至CKn形成以T/n的相位间隔定相的一组脉 冲信号；在图11中示出了内部时钟信号CK1至CKn的波形。
另一方面，图8所示的放大器电路85比较输入端子92-2上的电 压电平以检测信号线RXAP和RXAN上的数据，并且生成表示所检测 的数据的内部数据信号DATA。所生成的内部数据信号DATA被馈入 保持电路88。
如图9中所示，保持电路88将内部数据信号DATA提供给n个触 发电路93中的每一个并且也将内部时钟信号CK1至CKn分别供给触 发电路93。因此，如图9A和11所示，在输入端子92-2上串行接收的 接收信号的数据位被存储在n个触发电路93中，并且从数据输出Dl 至Dn并行地输出。应当注意，保持电路88的数据输出Dl对应于时钟 信号20，该时钟信号20被叠加在通过信号线RXAP和RXAN传输的 接收信号上；并且从数据输出Dl输出的数据位不是有效的数据。因此， 在数据线驱动器3中的后续信号处理中，从数据输出Dl输出的输出信 号可以被处理为输出时钟信号CLOCK。替代地，上述内部时钟信号 CK1至CKn中的任何一个(例如，内部时钟信号CKn)可以作为输出 时钟信号CLOCK输出。图8示出了当内部时钟信号CK1至CKn中所 选择的一个被用作输出时钟信号CLOCK的情况。
应当注意，串行连接的触发电路93作为与内部时钟信号CK1至 CKn同步操作的串并行转换器电路操作。从保持电路88的数据输出 D2至Dn并行地输出的数据是被馈入发射器电路10-l中的保持电路16 的数据输入D2至Dn的数据的再生，具体地，是如图8和9A所示的 奇数像素的灰度数据12和控制数据14A。在替代实施例中，如关于发射器电路所描述地，如果在处理电路和传输线的容量中没有足够的空
间，则从数据输出Dl至Dn并行地输出的数据可以仅包括灰度数据12 控制数据。
返回参考图8，放大器电路86比较输入端子92-1的电压电平以检 测通过信号线RXBP和RXBN传送的数据，并且生成表示所检测的数 据的内部数据信号DATA。内部数据信号DATA被馈入保持电路89。 保持电路89具有与保持电路88相同的配置。保持电路89和89被共 同地连接至时钟发生器电路87，并且接收相同的内部时钟信号CK1至 CKn。在保持电路89中，如图9B中所示，内部数据信号DATA被共 同地提供给n个触发电路93，并且内部时钟信号CK1至CKn被分别 提供给触发电路93。因此，如图9B和11所示，通过输入端子92-l串 行接收的接收信号的数据位被存储在n个触发电路93中，并且从数据 输出Dl至Dn分别输出。应当注意，不同于保持电路88的情况，通过 信号线RXBP和RXBN传输的控制数据14B的数据位从保持电路89 的数据输出Dl输出，并且以与从数据输出D2至Dn输出的灰度数据 13和控制数据14B相同的方式用于在数据线驱动器3中的后续处理中。 这意味着触发电路93的集合，包括馈入了内部时钟信号CK1的触发电 路93，作为串并行转换器电路操作。从保持电路89的数据输出D1至 Dn并行输出的数据是被馈入发射器电路10-1中的保持电路17的数据 输入Dl至Dn的灰度数据13和控制数据14B的再生。如关于发射器 电路所描述的，如果在处理电路和传输线的容量中没有足够的空间， 则仅灰度数据13可以被馈入保持电路17中所有的数据输入D1至Dn， 并且在保持电路89的相应数据输出Dl至Dn上再生。
总之，本实施例中的接收器电路80-1被设计成检测叠加在仅在输 入端子92-2上通过传输线传输的传输信号(或者时钟位)上的时钟信 号，并且使用合成时钟信号CLK一REF和从中生成的内部时钟信号CL1 至CLn用于通过两个输入端子92-l和92-2接收的传输信号接收和串并 行转换。这有效地允许接收器电路配置的简化和尺寸的縮减，同时有效地减少接收器电路80-1的功率消耗。在便携式显示设备中使用本实 施例的接收器电路有效地帮助了便携式显示设备的小型化和功率消耗 的减少。
另外，如上所述，本实施例的发射器电路配置有效地实现了发射 器电路的小型化和功率消耗减少。这意味着同时使用本实施例的发射 器电路和接收器电路对于便携式设备来说是尤其有效的。
显而易见，本发明不限于上述实施例，而是在不背离本发明的范 围的情况下可以修改和变更。
例如，图12示出了在替代实施例中发射器电路210-1的示例性配 置。在图2和图12中，相同的数字表示相同的组件，并且没有给出它 们的描述。在发射器电路210-1中，不同于图2所示的发射器电路10-1， 被连接至传输信号线TXBP和TXBN的保持电路217包含有具有与保 持电路16相同配置的并串行转换器电路，并且生成时钟信号220。类 似于输出缓冲器18，被连接至保持电路217的输出缓冲器219利用放 大器电路33和232放大时钟信号220以及串行输出信号22，并且在所 放大的串行输出信号22上叠加所放大的时钟信号220以在信号线 TXBP和TXBN上产生时钟嵌入式传输信号。
在接收方，图2所示的接收器电路80-1用于接收时钟嵌入式传输 信号。在这种情况下，接收器电路80-1恢复在通过信号线RXAP和 RXAN传输的接收信号上叠加的时钟信号，并且同步于所恢复的时钟 信号接收通过信号线RXBP和RXBN传输的数据；被叠加在通过信号 线RXBP和RXBN传输的接收信号上的时钟信号不经历时钟恢复。在 这种情况下，从接收器电路80-1中的保持电路89的数据输出Dl输出 的信号是时钟信号，不携带用于后续信号处理的有效的数据位。尽管 有效的数据不从接收器电路80-1中的保持电路89的数据输出Dl中输 出，但是这也适用于保持电路89，而不影响接收器电路80-1的操作。
25图12所示的发射器电路配置允许使用具有相同配置的接收器电 路，而不管时钟信号被嵌入通过所有的传输线传输的传输信号或者时 钟信号被嵌入通过传输线中的具体一个传输线传输的传输信号。这有 效地提高了系统实现的灵活性，同时实现了小型化和功率消耗减少。
权利要求
1. 一种接收器电路，包括多个输入端子；多个保持电路，所述多个保持电路保持由所述多个输入端子接收的接收信号；检测器电路，所述检测器电路从选择自所述接收信号中的一个来检测时钟位，以响应于所述检测的时钟位来恢复时钟信号；以及时钟电路，所述时钟电路连接至所述检测器电路，并且从所述时钟信号来生成至少一个内部时钟信号；其中，所述多个保持电路共同地接收所述至少一个内部时钟信号，并且与所述至少一个内部时钟信号同步地来共同地执行所述接收信号的采样。
2. 根据权利要求l所述的接收器电路，其中，所述多个保持电路中的每个包括串并行转换器电路，所述 串并行转换器电路串行地接收所述接收信号中的相应的一个的数据位 并且并行地输出所述接收的数据位。
3. 根据权利要求2所述的接收器电路，其中，所述检测器电路检测所述接收信号中的所述一个的振幅修 正部分，所述振幅修正部分具有不同于其它部分的振幅，并且其中，所述检测器电路响应于所述检测的振幅修正部分来恢复所 述时钟信号。
4. 根据权利要求3所述的接收器电路，其中，所述接收信号中的所述一个的所述振幅修正部分具有比所 述其它部分的振幅大的振幅。
5. 根据权利要求3所述的接收器电路，其中，所述接收信号中的所述一个的所述振幅修正部分具有比所 述其它部分的振幅小的振幅。
6. 根据权利要求3所述的接收器电路，其中，由所述时钟电路生成的所述至少一个内部时钟信号包括多 个脉冲信号，所述多个脉冲信号具有相同的周期和彼此不同的相位， 并且其中，所述串并行转换器电路中的每个响应于所述多个脉冲信号， 从而串行地接收所述接收信号中的所述相应的一个的所述数据位以及 并行地输出所述接收的数据位。
7. 根据权利要求6所述的接收器电路，其中，所述串并行转换器电路中的每个响应于所述多个脉冲信号 中的一些而非全部的脉冲信号来串行地接收所述数据位。
8. 根据权利要求6所述的接收器电路，其中， 响应于除所述多个脉冲信号中的并非全部的所述一些脉冲信号以外的所述多个脉冲信号中的一个，与除所述接收信号中的所述一个接 收信号以外的所述接收信号中的一个或多个相关联的所述保持电路中 的一个或多个保持电路来从所述接收信号提取内部控制数据。
9. 一种发射器电路，包括 多个输出端子； 时钟发生器电路；多个保持电路，所述多个保持电路共同地连接至所述时钟发生器 电路，其中，所述多个保持电路分别接收多个信号，并且该多个保持 电路响应于从所述时钟发生器电路接收的至少一个时钟信号来输出所述多个信号；以及输出电路，所述输出电路连接至所述多个保持电路，并且将传输 信号分别输出至所述多个输出端子，其中，通过将时钟位选择性地并入从所述多个保持电路输出的所 述多个信号中的一个，所述输出电路生成所述传输信号中的一个。
10. 根据权利要求9所述的发射器电路，其中，所述多个保持电路中的每个包括并串行转换器电路，所述并串行 转换器电路串行地接收所述传输信号中的相应的一个传输信号的数据 位并且并行地输出所述接收的数据位。
11. 根据权利要求io所述的发射器电路，其中，所述输出电路生成所述传输信号中的所述一个，以使得在 对应于所述时钟位的位置上的所述传输信号中所述一个传输信号的所 述振幅不同于在其它位置上的振幅。
12. 根据权利11所述的发射器电路，其中，在对应于所述时钟位的位置上的所述传输信号中所述一个 传输信号的所述振幅大于在所述其它位置上的振幅。
13. 根据权利ll所述的发射器电路，其中，在对应于所述时钟位的位置上的所述传输信号中所述一个 传输信号的所述振幅小于在所述其它位置上的振幅。
14. 根据权利要求11所述的发射器电路，其中，由所述时钟发生器电路生成的所述至少一个时钟信号包括 多个脉冲信号，所述多个脉冲信号具有相同的周期和彼此不同的相位，其中，所述时钟发生器电路响应于基准时钟信号，以生成所述多 个脉冲信号，以及其中，所述并串行电路响应于所述多个脉冲信号，以并行地输出 所述传输信号的所述时钟位。
15. 根据权利要求14所述的发射器电路，其中，所述并串行转换器电路中的每个响应于所述多个脉冲信号 中的一些而非全部的脉冲信号来串行地输出所述数据位，以及其中，所述输出电路响应于所述多个脉冲信号中的另一个以将所 述时钟位并入所述传输信号中的所述一个传输信号。
16. 根据权利要求15所述的发射器电路，其中，响应于所述多个脉冲信号中的所述另一个，与所述传输信 号中的其它传输信号相关联的所述并串行转换器电路中的一个或多个 将并入所述传输信号中的所述其它传输信号的控制数据馈入至所述输 出电路，并且其中，所述输出电路将所述控制数据并入所述传输信号中的所述 其它传输信号。
17. 根据权利要求15所述的发射器电路，其中，所述数据位包括表示图像显示面板的像素的灰度水平的灰 度数据。
18. —种数据传输系统，包括 时钟发生器电路；多个输出电路，所述多个输出电路共同地连接至所述时钟发生器 电路，并且所述多个输出电路分别输出所述多个传输信号，所述多个 传输信号彼此同步；控制电路，所述控制电路连接至所述多个输出电路中的一个输出 电路，并且将时钟位并入所述多个传输信号中的一个传输信号，所述 一个传输信号被从所述多个输出电路中的所述一个输出电路输出；多个传输线，所述多个传输线分别传输所述多个传输信号；多个输入电路，所述多个输入电路分别与所述多个传输线相连接， 并且分别接收所述传输信号；以及时钟电路，所述时钟电路连接至所述多个输入电路中的一个，并 且检测来自所述传输信号中的所述一个的所述时钟位，以响应于所述检测的时钟位来生成内部时钟信号，其中，所述多个输入电路共同地同步于所述内部时钟信号来分别 采样通过所述多个传输线所传输的所述多个传输信号。
19. 根据权利要求18所述的数据传输系统，进一步包括 另一个控制电路，所述另一个控制电路连接至所述多个输出电路中的另一个输出电路，并且将所述时钟位并入所述多个传输信号中的 另一个传输信号，所述一个传输信号被从所述多个输出电路中的所述 另一个输出电路输出。
20. 根据权利要求18所述的数据传输系统，其中，对于将要传输的预定数量的数据位，将一个时钟位并入所 述传输信号中的所述一个传输信号。
全文摘要
本发明提供一种用于交换多信道信号的数据传输系统。一种接收器电路，其配备有多个输入端子(92-1，92-2)；多个保持电路，该多个保持电路保持由多个输入端子(88，89)接收的接收信号；检测器电路(95)，该检测器电路检测选自接收信号中的一个的时钟位，以响应于所检测的时钟位恢复时钟信号(CLK_REF)；以及时钟电路(87)，该时钟电路被连接至检测器电路(95)，并且从时钟信号(CLK_REF)生成一个或者多个内部时钟信号。保持电路(88，89)共同地接收内部时钟信号并且同步于内部时钟信号共同地执行接收信号的采样。
文档编号H04L7/02GK101510822SQ20091000969
公开日2009年8月19日 申请日期2009年2月4日 优先权日2008年2月4日
发明者奥苑登 申请人:恩益禧电子股份有限公司