专利名称：基于正交频分复用的基带解调芯片电路的制作方法
技术领域：
本发明是关于一种基带芯片，特别是指一种基于正交频分复用的基带芯片。
背景技术：
移动数字多媒体广^番的标准繁多，如中国的CMMB,韩国的T-DMB, 欧洲的DVB，日本的ISDB等。调谐器和模数转换器的接口种类也有不少， 调谐器主要分为零中频和低中频两种方案。零中频方案将信号变换到基带， 分两路输出同相分量和正交分量信号；低中频方案将信号变换到低中频，只 有一路输出信号，基带芯片还要通过混频将其变换到基带。对于零中频方案， 需要用双通道的模数转换器分别对调谐器的两路信号采样，其输出可以是两 路并行输出给基带芯片，也可以是混合成一个时钟周期传两个数据的单路输 出给基带芯片；对于低中频方案，只需要用单通道的模数转换器对其采样， 直接单路输出给基带芯片。另外，不管是单通道还是双通道模数转换器，数 据格式还分为补码和偏移码模式，时钟可以由基带芯片提供，也可以由调谐 器或外部晶振提供。
现有的基带芯片 一般不能支持上述所有的调谐器和模数转换器，因此， 使用现有的基带芯片时，在调谐器和模数转换器等器件的选择上会有一定局 限性。
发明内容
本发明所要解决的技术问题在于提供一种可以支持各种调谐器(Tuner) 和模数转换器(ADC)的基于正交频分复用的基带芯片。
本发明是通过以下技术方案解决上述技术问题的 一种基于正交频分复 用的基带芯片，调谐器的信号经过模数转换器变为数字信号输入给基带芯片， 在现有基带芯片的内部输入接口处添加了合并模块和混频模块，调谐器的信 号经过模数转换器变为数字信号后，依次通过所述合并模块和混频模块将输入信号统一为同相分量和正交分量交替传输的单路基带信号。
所述合并模块包括异步FIFO存储器、第一2路复用器、寄存器、第二2 路复用器、以及补码子模块；
片外给模数转换器的时钟作为异步FIFO的输入时钟，基带芯片内部时钟作为 异步FIFO的输出时钟，异步FIFO存储器的输出也输入到第一 2路复用器；
片外时钟选择信号作为第一 2路复用器的选择信号，选择第一 2路复用 器的输出是片外输入的数据，还是异步FIFO存储器输出的数据，这样，第一 2路复用器的输出信号被统一到基带芯片内部的时钟域；
为了不丟数据，基带芯片内部的时钟频率需要大于基带芯片外的时钟频 率；异步FIFO存储器在快满时开始输出，在快空时停止输出；控制异步FIFO 存储器输出的信号同时作为数据有效信号，后续模块只在数据有效时对数据 进行处理；如果选^^片外输入的数据作为第一 2路复用器的输出，即不使用 异步FIFO存储器，则数据有效信号一直为1;
第一 2路复用器的输出信号同时进入寄存器以及第二 2路复用器，寄存 器的输出也进入第二 2路复用器，用基带芯片内部时钟的二分频产生一个同 相、正交索引信号iq—index,将该信号和合并模块的使能信号merge—en相与 产生的选择信号merge一sel作为第二 2路复用器的选择信号，当第二 2路复用 器的输入数据为2路时，第二2路复用器将2路信号合并成l路，当输入数 据为1路时，输入数据需要接到同相分量那路，将merge—en置0,则merge一sel 为0,则输入数据直接输出；
经过第二 2路复用器合并后的数据变为同相分量和正交分量交替传输的 单路基带信号，再经过补码子模块统一变为补码格式。
所述补码子模块是将数据的最高位与偏移码标志位进行异或，如果输入 数据为补码，则偏移码标志位配为0，异或后数据保持不变，如果输入数据 为偏移码，则偏移码标志位配为1,异或后数据变为补码。
所述混频模块是在现有一般的混频模块基础上增加了 一个2路复用器， 将一般混频模块的输入和输出分别接在2路复用器的输入端。
5由零中频标志信号来选择是否要进行混频，如果零中频标志为1，则不 需要进行混频，直接将输入数据输出，如果零中频标志为0，则需要进行混 频，将一般混频模块的输出数据输出。
为了保证合并后的数据总是同相分量在前，正交分量在后，基带芯片输
出给^:莫数转换器的内部时钟(CLK)的二分频和内部二分频产生的同相、正 交索引信号iqjndex均可通过寄存器控制其是否取反。
所述基于正交频分复用的基带芯片的接口为IO位，支持双通道，具有20 位的输入数据线，分别对应同相分量的10位和正交分量的10位。
本发明基于正交频分复用的基带芯片的优点在于使基带芯片能够适应 各种调谐器(Tuner)和模数转换器(ADC)的接口，增加了基带芯片的灵活 性。
下面参照附图结合实施例对本发明作进一步的描述。 图1是本发明基于正交频分复用的基带芯片使用的系统框图。 图2是本发明基于正交频分复用的基带芯片中的合并模块的结构框图。 图3是本发明基于正交频分复用的基带芯片中的合并模块进行两路数据 合并的时序图。
图4是本发明基于正交频分复用的基带芯片中的混频模块的结构框图。
具体实施方式
请参阅图1,是本发明基于正交频分复用的基带芯片使用的系统框图。 调谐器的零中频或低中频信号经过模数转换器变为数字信号输入给基带芯 片。本发明基于正交频分复用的基带芯片与现有基带芯片的区别在于在现 有基带芯片的内部输入接口处添加了合并模块和混频模块，调谐器的零中频 或低中频信号经过模数转换器变为数字信号后，通过基带芯片的合并模块和 混频模块将各种方案的输入信号统一为同相分量和正交分量交替传输的单路 基带信号。
移动数字多媒体广播接收机一般使用的模数转换器每个通道的位宽主要 有8位和10位两种，为了保证接收性能，本发明的基带芯片按IO位做接口 ，由于支持双通道，因此基带芯片有20位的输入数据线，分别对应同相分量的
IO位和正交分量的10位。
请参阅图2,是本发明基于正交频分复用的基带芯片中的合并模块的结 构框图，该合并模块包括异步FIFO (先入先出)存储器、第一 2路复用器 (MUX2)、寄存器、第二2路复用器(MUX2)、以及补码子模块。
本领域内的一般技术人员都知悉，模数转换器的时钟可以由基带芯片内 部或者外部的其他部件提供，为了能够支持片外提供模数转换器时钟，在合 并模块的输入接口处加了一个异步FIFO (先入先出)存储器。如果是片内产 生时钟给模数转换器，则产生的时钟为基带芯片内部用的时钟的二分频；如 果模数转换器的时钟是由外部提供，则需要保证芯片内部的时钟频率大于片 外的时钟频率。
图2中，adc_offchip—in为片外输入的数据，高十位对应同相分量，低十 位对应正交分量；clk—offchip为片外给模数转换器的时钟；clk为基带芯片内 部时钟，offchip—elk—sel为片外时钟选择信号；data—in为第一 2路复用器的输 出信号；merge—sel作为2路data—in信号的选择信号； merge_data—out为合并 模块的数据输出。
该合并^^块的工作原理如下所述
片外输入的数据adc一offchip一in分两路同时进入异步FIFO存储器以及第 一 2路复用器，片外给模数转换器的时钟elk—offchip作为异步FIFO的输入时 钟，基带芯片内部时钟clk作为异步FIFO存储器的输出时钟；异步FIFO存 储器的输出也输入到第一 2路复用器；
片外时钟选择信号offchip_clk—sel作为第一2路复用器(MUX2 )的选择 信号，选择第一2路复用器的输出是片外输入的数据，还是异步FIFO存储器 输出的数据；这样，第一2路复用器的输出信号data—in被统一到基带芯片内 部的时钟域；
为了不丟数据，基带芯片内部的时钟频率需要大于基带芯片外的时钟频 率；异步FIFO存储器在快满时开始输出，在快空时停止输出；控制异步FIFO 存储器输出的信号同时作为数据有效信号，后续模块只在数据有效时对数据
7进行处理；如果选择片外输入的数据作为第一 2路复用器的输出，即不使用 异步FIFO存储器，则数据有效信号一直为1;
第一 2路复用器的输出信号data—in同时进入寄存器以及第二 2路复用器， 寄存器的输出也进入第二 2路复用器；用基带芯片内部时钟的二分频产生一 个同相、正交索引信号iqjndex,将该信号和合并模块的使能信号merge_en 相与产生的选择信号merge—sd作为第二 2路复用器的选择信号，当第二 2路 复用器的输入数据为2路时，第二 2路复用器将2路信号合并成1路，当输 入数据为1路时，输入数据需要接到同相分量那路，将merge一en置0，则 merge—sel为0,则输入数据直接输出；
为了保证合并后的数据总是同相分量在前，正交分量在后，基带芯片输 出给模数转换器的内部时钟(CLK)的二分频和内部二分频产生的同相、正 交索引信号iqjndex均可通过寄存器控制其是否取反。
经过第二2路复用器(MUX2)合并后的数据变为10位，再经过补码子 模块统一变为补码格式，补码子模块就是将数据的最高位与偏移码标志位进 行异或，如果输入数据为补码，则偏移码标志位配为0，异或后数据保持不 变，如果输入数据为偏移码，则偏移码标志位配为1,异或后数据变为补码。
请参阅图3,是本发明基于正交频分复用的基带芯片中的合并模块进行 两路数据合并的时序图。
本发明中的所述混频模块如图4所示，i叩ut是输入信号，output是输出 信号，zerojf一flag是零中频标志信号。它就是在现有一般的混频模块基础上 增加了一个2路复用器，将一般混频模块的输入和输出分别接在2路复用器 的输入端，由零中频标志信号来选择是否要进行混频。如杲零中频标志为1， 则不需要进行混频，直接将输入数据输出；如果零中频标志为0,则需要进 行混频，将一般混频模块的输出数据输出。 一般混频模块就是将输入数据乘 基带芯片内部生成的数字本振信号。
总的来说，如果外接的调谐器是非零中频方案，则只要一路输入，不需 要进行合并，将merge—en置O,同时将zero—if_flag置0,以使能混频模块； 如果外接的调谐器是零中频方案且分两路输入，则需要进行合并，将merge_en置1，同时将zero—if—flag置1，不进行混频；如果外接的调谐器是零中频方 案且已经合并成一路输入，则不需要进行合并，将merge—en置0,同时将 zeroJLflag置1，不进行混频，还要根据输入信号的时序配置iq_index信号 是否取反；如果模数转换器输出是补码格式，则偏移码标志位配为0;如果 模数转换器输出是偏移码格式，则偏移码标志位配为1;如果模数转换器的 时钟由基带芯片提供，则将offchip—elk—sel配为0,让数据直接输入处理；如 果模数转换器的时钟由外部提供，则将offchip—clk—sd配为1,让数据通过异 步FIFO转换到芯片内部时钟域后再进行处理。
本发明中所提到的现有的基带芯片以及一般混频模块的结构均可以使用 现有各种普通基带芯片以及一般混频模块的结构。调谐器和模数转换器可以 是两个单独的器件，也可以是合在一起的单个器件。
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权利要求
1、一种基于正交频分复用的基带芯片，调谐器的信号经过模数转换器变为数字信号输入给基带芯片，其特征在于在现有基带芯片的内部输入接口处添加了合并模块和混频模块，调谐器的信号经过模数转换器变为数字信号后，依次通过所述合并模块和混频模块将输入信号统一为同相分量和正交分量交替传输的单路基带信号。
2、 如权利要求l所述的基于正交频分复用的基带芯片，其特征在于所述合并模块包括异步FIFO存储器、第一2路复用器、寄存器、第二2路复用器、以及补码子模块；片外输入的数据分两路同时进入异步FIFO存储器以及第一 2路复用器，片外给^t数转换器的时钟作为异步FIFO的输入时钟，基带芯片内部时钟作为异步FIFO的输出时钟，异步FIFO存储器的输出也输入到第一 2路复用器；片外时钟选择信号作为第一 2路复用器的选择信号，选择第一 2路复用器的输出是片外输入的数据，还是异步FIFO存储器输出的数据，这样，第一 2路复用器的输出信号被统一到基带芯片内部的时钟域；为了不丟数据，基带芯片内部的时钟频率需要大于基带芯片外的时钟频率；异步FIFO存储器在快满时开始输出，在快空时停止输出；控制异步FIFO存储器输出的信号同时作为数据有效信号，后续模块只在数据有效时对数据进行处理；如果选择片外输入的数据作为第一2路复用器的输出，即不使用异步FIFO存储器，则数据有效信号一直为1;第一 2路复用器的输出信号同时进入寄存器以及第二 2路复用器，寄存器的输出也进入第二 2路复用器，用基带芯片内部时钟的二分频产生 一个同相、正交索引信号iq—index,将该信号和合并模块的使能信号merge—en相与产生的选择信号merge_Sel作为第二 2路复用器的选择信号，当第二 2路复用器的输入数据为2路时，第二2路复用器将2路信号合并成l路，当输入数据为l路时，输入数据需要接到同相分量那路，将merge—en置O,则merge—sel为0 ，则输入数据直接输出；经过第二 2路复用器合并后的数据变为同相分量和正交分量交替传输的单路基带信号，再经过补码子模块统一变为补码格式。
3、 如权利要求2所述的基于正交频分复用的基带芯片，其特征在于所述补码子模块是将数据的最高位与偏移码标志位进行异或，如果输入数据为补码，则偏移码标志位配为0，异或后数据保持不变，如果输入数据为偏移码，则偏移码标志位配为1，异或后数据变为补码。
4、 如权利要求1或2所述的基于正交频分复用的基带芯片，其特征在于所述混频模块是在现有一般的混频模块基础上增加了 一个2路复用器，将一般混频模块的输入和输出分别接在2路复用器的输入端。
5、 如权利要求4所述的基于正交频分复用的基带芯片，其特征在于由零中频标志信号来选择是否要进行混频，如果零中频标志为1，则不需要进行混频，直接将输入数据输出，如果零中频标志为0，则需要进行混频，将一般混频模块的输出数据输出。
6、 如权利要求2所述的基于正交频分复用的基带芯片，其特征在于所述基带芯片输出给模数转换器的内部时钟的二分频和内部时钟的二分频产生的同相、正交索引信号iq—index均通过寄存器控制其是否取反。
7、 如权利要求l所述的基于正交频分复用的基带芯片，其特征在于所述基于正交频分复用的基带芯片的接口为10位，支持双通道，具有20位的输入数据线，分别对应同相分量的IO位和正交分量的IO位。
全文摘要
一种基于正交频分复用的基带芯片，是在现有基带芯片的内部输入接口处添加了合并模块和混频模块，调谐器的信号经过模数转换器变为数字信号后，依次通过所述合并模块和混频模块将输入信号统一为同相分量和正交分量交替传输的单路基带信号。本发明基于正交频分复用的基带芯片的优点在于使基带芯片能够适应各种调谐器和模数转换器的接口，增加了基带芯片的灵活性。
文档编号H04L27/26GK101667986SQ20091011256
公开日2010年3月10日 申请日期2009年9月24日 优先权日2009年9月24日
发明者张善旭, 陈丽君 申请人:福州瑞芯微电子有限公司