码流复用器构成装置的制作方法

专利名称：：码流复用器构成装置的制作方法
技术领域：
：本发明涉及一种软硬件结合的新的数字电视码流系统级复用器的构成方法及其实现装置，采用最少的器件资源来实现高性能的码流复用器。
背景技术：
：当前全球正处在模拟电视向数字电视转换的过渡阶段，数字电视相关标准的制定和相关设备的开发已成为当前极其重要的研究开发领域。随着人们对电视节目视听效果和节目数量的更多关注，作为数字电视前端关键设备之一的复用器，已成为人们研究开发的^^点ο国际上的数字电视广播标准主要有欧洲的DVB，美国的ATSC，日本的ISDB。但这三种标准的系统层复用均采用统一的MPEG-2标准。MPEG-2是是国际上最为通用的音视频标准。尽管经过十年多演变，音视频编码技术本身和产业应用背景都发生了明显变化，后起之秀辈出，出现了以MPEG-4、H.264和AVS等为代表的第二代音视频标准，但系统层仍然采用与MPEG-2标准兼容的方案。系统层标准的兼容性使数字电视复用器沿用性很强，应用范围相当广阔。从未来发展的趋势看，数字电视复用器在“三网融合”的背景下有可能被赋予更多的功能和更为广阔的应用范围。目前常用的复用器结构主要有软件型、硬件型和软硬件结合型等三种类型。软件型复用器受速度瓶颈影响较大，硬件型复用器功能性和灵活性所受限制较大，因此软硬件结合型复用器构成方案相对而言，可以综合前二者的优点，更具竞争优势。对于软硬件结合型复用器构成方案而言，目前常用主要分为两大类，一类主要由专门的数字信号处理芯片与FPGA组成，另一类主要由通用的微处理器系统和FPGA组成。这些方案功能虽然可以做得很强，但硬件由两套系统组成，结构比较复杂，无法形成单一芯片解决方案。本发明采用带有内嵌微处理器的FPGA芯片，配合相应的后台控制软件，具有体积小、实时性好、可靠性高、功能可裁剪、升级方便等优点。
发明内容本发明的目的是提供一种基于FPGA软硬件架构和PC控制软件的数字电视传输流系统级码流复用器构成装置。旨在采用最少的器件资源来实现高性能的码流复用器。本发明的码流复用器构成装置，包括复用器主机，后台控制软件，其特征在于复用器主机包括ASI输入接口、ASI输出接口、27M晶振源、系统存储器、以太网接口、FPGA主芯片；所述的FPGA主芯片内部包括ASI接收处理模块、输入码率计算模块、多路PSI轮询检测模块、SI串并结合检测模块、PID替换模块、复用调度模块、PCR校正模块、信息传递模块、输出码率控制模块、ASI发送模块组成；后台控制软件包括登陆界面与配置界面，可配置的选项有IP及端口配置、输入码率检测、PSI/SI刷新、复用信息配置。上述复用器主机和后台控制软件间的信息传递通过内嵌微处理器模块和后台控制软件收发机制来完成。其中内嵌微处理器的核心组件为CPU，用于移植带有TCP/IP协议3栈的UCOSII实时操作系统；除标准接口外，还定制与FPGA硬件逻辑交互的自定义接口，作为FPGA内部软硬件之间的通信接口；复用器主机的ASI数据接收由ASI输入接口和ASI接收处理模块两个部分组成，ASI数据发送由ASI发送模块和ASI输出接口两个部分组成。其中，ASI接收处理模块包括字节对齐、包同步和缓冲器三个子模块，ASI发送模块包括SblOb编码、同步插入和成串三个子模块，数据的串并转换由FPGA芯片内部逻辑单元完成，使外围所用的接口芯片最省。复用器主机的输入码率计算模块归结为定时器、计数器、移位器三个子模块构成，实现结构简单。上述多路PSI检测子模块重复利用单路PSI检测子模块，分时轮询各路码流的PSI信息，以节约资源；多路SI检测子模块采用串并结合的检测方式(假设有N=ML路输入码流)，需消耗M个单路SI检测子模块，分别进行L次的串行工作，以达到消耗资源和刷新速率之间的最佳权衡。上述信息解析模块，是复用器主机核心控制模块，接收来自后台控制软件的命令或数据，定制6种自定义命令格式，以通知相关模块进行特定操作；输出码率及模式控制模块可实现码率、包长可控功能，由输出信息寄存器、字节计数器、数据缓冲器及字节展宽器构成；后台控制软件的工作流程依次为软件登陆，网络连接，发送命令，获取数据，分析显示，用户交互，重构信息，回传数据，结束。其中重构信息从四个方面配置选择节目、配置PSI/SI信息表；选择手动或自动方式修改PID；设置输出码率及传输模式；配置PSI和SI各表的发送周期。上述码流复用器主机支持单路及多路刷新，具有PSI/SI信息可配置、输出码率可控和TS包发送格式可选等功能。上述后台控制软件获取各路输入码流的PSI/SI及码率等信息，并将用户重构好的系统信息回传给复用器主机。本发明复用器主机部分主要包括以下6大部分UASI输入接口，用于接收输入的串行码流。2,ASI输出接口，用于发送复用后的输出串行码流。3、27M晶振源，作为系统的工作时钟。4、系统存储器，至少包括一个FLASH和一个SDRAM，作为FPGA软件程序的存储和运行空间。5、以太网接口，用于连接复用器主机与PC机。6、FPGA主芯片，用于完成包括ASI接收处理、PSI/SI信息检测、PID替换、复用调度、PCR校正、信息传递及ASI发送等在内的码流复用处理过程。其内部主要包括下列功能模块(1)ASI接收处理模块，每对输入信号需配备一个，用于完成码流串并转换、同步检测和码流缓冲；(2)输入码率计算模块，用于采集输入码流的相关数据，计算出输入码流速率；(3)多路PSI轮询检测模块，用于轮流检测输入码流中的PSI信息；(4)SI串并结合检测模块，如果输入码流的路数为N=ML，则它由M个并行检测模块组成，每个并行模块还需进行L次的串行检测；(5)PID替换模块，用于对所选的待复用的基本流数据包进行PID修改；(6)复用调度模块，根据不同任务的优先级进行数据包复用调度；(7)PCR校正模块，修正调整字段中携带的时间信息，保证解码器正常解码；(8)信息传递模块，用于传递复用器主机与后台软件的交互信息；(9)输出码率控制模块，通过将输出码率换算为包间隔来控制输出码流的速率；(10)ASI发送模块，每对输出端需配备一个，用于进行输出的并串转换。本发明后台复用控制软件部分主要包括两个界面1、登陆界面，启动控制软件时的用户登陆界面，只允许授权用户进入。2、配置界面，主要实现与复用器主机的人机交互控制，包括以下四个子项目(1)IP及端口配置；(2)输入码率检测；(3)PSI/SI刷新；(4)复用信息配置。本发明的效益在于用一块FPGA芯片及其外围电路来构成复用器主机，整体架构紧凑简洁，具有使用器件少、体积小、资源利用率高、性价比高等优点。同时充分利用后台控制软件的灵活性优势，完成码流PSI/SI信息的分析和显示、人机交互控制及信息重组等功能，具有功能强大、使用灵活，升级方便等优点。四。图1复用器主机的硬件结构框图。图2后台控制软件流程图。图3FPGA内部组成框图。图4ASI接收处理结构框图。图5多路PSI检测结构框图。图6单路SI检测示意图。图7多路SI检测结构框图。图8命令解析示意图。图9输出码率及模式控制结构图。图10PCR校正结构图。图11内嵌微处理器架构图。五具体实施方式。下面结合附图以一个具体实施例子阐述本发明的技术方案。本发明包括复用器主机和后台控制软件两个部分，复用器主机基于FPGA平台，硬件架构如图1所示；后台控制软件基于PC机平台，软件设计总体流程如图2所示。1复用器主机图1为本发明复用器主机的硬件系统框图。在本实例中，N=ML路输入码流通过11ASI输入接口转换为差分对，并与12FPGA芯片相连。12FPGA芯片内部又划分为121FPGA硬件逻辑和122内嵌微处理器两个部分。121FPGA硬件逻辑包括数据采集、检测提取、PID替换、复用调度、PCR修正等模块；122内嵌微处理器是FPGA硬件电路与后台控制软件通信的转发器，17以太网接口则是架起二者通信的桥梁。由FPGA硬件电路整合的复用码流通过16ASI输出接口转换为标准ASI串行码流信号。1327M晶振为2FPGA芯片提供工作时钟，14SDRAM作为内嵌CPU的软件程序运行空间，15FLASH为FPGA的软硬件程序提供存储空间和复位地址。11ASI输入接口，其主要功能是将串行ASI单端信号变为差分信号。每组输入端需要一个耦合匹配电路。本实例采用型号为PE65508脉冲耦合芯片。12FPGA芯片。芯片内部大多数功能可通过编程实现，并嵌入了微处理器内核，部分功能调用宏功能模块(如RAM、FIFO)或IP核。如图3所示的FPGA芯片内部组成框图，以下按照信号处理顺序，介绍FPGA内部的功能模块。1210ASI接收处理模块，主要功能对输入数据进行预处理，以便为后续模块提供按字节和包对齐的并行数据。其内部包括12100字节对齐、12101包同步和12102缓冲器三个子模块如图4所示，12100字节对齐子模块包含移位寄存器，匹配比较器，SblOb解码器三个子部件。移位寄存器的位宽10位，匹配字符是K28.5。12101包同步子模块包含同步比较器、字节计数器和包数计数器三个子部件。同步比较器的比较字节是0x47，字节计数计数器的模值是188或204，。12102包缓冲器子模块用于缓存包同步后的并行数据，每存满一包数据就发送出去，以方便后续模块处理。1211输入码率计算模块，用于计算输入的实际码率，由12110定时器、12111计数器、12112移位器三个子模块构成。12110定时器启动1秒定时，12111计数器对有效数据所占的系统时钟周期计数。12112移位器将计数值左移3位，得到输入码率值。1212PSI检测模块，用于检测单路或多路输入传输流的PSI信息，故分为12121单路PSI检测和12122多路PSI检测两个子模块12121单路PSI检测子模块针对指定通道的输入数据，根据特定的PID进行PAT、PMT及CAT的提取，并将检测到相应的PAT、PMT及CAT表，送往原始PSI暂存器。12122多路PSI检测子模块重复利用12121单路PSI检测子模块，分时轮询各路码流的PSI信息。如图5所示，根据121220定时控制部件传来的定时检测信号，121221通道选择部件每次选择一路并行数据送往12121单路PSI检测子模块，分别提取PAT、PMT及CAT表，再由121222PSI转存控制部件依次将提取到PSI表转存到原始PSI暂存器。1213SI检测模块，用于检测单路或多路输入传输流的SI信息，故分为12131单路SI检测和12132多路SI检测两个子模块12131单路SI检测子模块针对指定通道的输入数据进行NIT、SDT及BAT的提取，根据特定的PID和table_id来区分不同的SI表，可分别采用NIT、SDT及BAT标识比较器实现各SI表的提取。图6展示了NIT、SDT及BAT的分类提取示意，首先根据特定PID区分出NIT和SDT/BAT表，然后再根据不同的table_id分别提取出现行NIT、其他NIT、现行SDT、其他SDT、以及BAT表。12132多路SI检测子模块采用串并结合的检测方式(假设有N=ML路输入码流)，需消耗M个12131单路SI检测子模块。多路SI检测子模块的正常运行还需要121320定时控制、121321通道选择和121322SI转存控制等部件的控制和配合。如图7所示，控制流程与多路PSI轮询检测很类似，只是此处将M个单路SI检测子模块看成一个单元部件121324。1214信息解析模块，是复用器主机核心控制模块，接收来自后台控制软件的命令或数据，通知相关模块进行特定操作，如图8所示。该模块接收下述6种命令并启动对应的模块S1:启动单路刷新；S2:启动多路刷新；S3:接收重构的PSI及SI数据包；S4:设置重构表的发送间隔；S5:设置输出码率；S6:设置输出TS包格式为188字节或204字节/包。1215PID替换模块，用于对所选的待复用的基本流数据包进行PID修改，送往1216复用调度模块。其中，12150PID映射表用于记录新旧PID值，12151PID比较器将输入TS包的PID与12150PID映射表上的旧PID进行比较，若匹配成功则12152PID修改子模块从12150PID映射表中读取新PID值替换旧PID，若匹配失败则12153包过滤子模块将该TS包滤除。1216复用调度模块，用于将重构好的PSI/SI包，待复用的音视频及其他数据包进行复用调度。多种类型的数据包分别进入各自的FIFO，复用调度模块按照不同优先级选择FIFO的数据输出，其中PSI/SI的优先级最高，各路的音视频及数据信息的优先级根据FIFO存储量而定。1217输出码率及模式控制模块，由12170输出信息寄存器、12171字节计数器、12172数据缓冲器及12173字节展宽器构成。如图9所示，12170输出信息寄存器存储输出格式控制信息，12171字节计数器对输出TS包进行字节计数，12172数据缓冲器用于缓存TS包，以便12173字节展宽器控制TS按字节延展后输出。1218PCR修正模块，用于矫正由于TS包调度和插入引起的PCR抖动。如图10所示，包含12180输入PCR检测、12181输出PCR检测、12182PCR计数及标记、12183PCR补偿校正四个子模块。其工作过程如下当12180输入PCR检测子模块检测到某一输入的PCR时，就启动一个PCR计数及标记子模块12182，在该TS包输出时停止计数，S卩12181输出PCR检测子模块检测到该包时获取PCR差值，12183PCR补偿校正子模块将其与PCR平均差值对比计算得到PCR的修正值插入TS流中，以完成PCR校正。1219ASI发送模块，主要功能是完成输出数据的并串转换，其内部包括121908bl0b编码、12191同步插入和12192成串三个子模块。其中，121908bl0b编码子模块将8位宽数据转换为10位宽，当输入端无有效数据时12191同步插入子模块向码流中插入特殊字符(以8.5)，12192成串子模块由移位寄存器实现，将10位位宽的并行数据转换成串行输出格式。122内嵌微处理器模块，用于传递复用器主机与后台控制软件的交互信息。内嵌微处理器移植带有TCP/IP协议栈的UCOSII实时操作系统，能接受来自后台控制软件的各种命令和数据，转发给复用器主机的信息解析模块，还能将复用器主机的检测信息转发给后台软件。内嵌微处理器架构如图11所示。构成该模块的标准组件包括CPU、PIO、SyStemID、Timer、三态桥、SDRAM、Flash、EPCS控制器等，还有与FPGA硬件逻辑交互的自定义接口、网络接口、SRAM控制器等用户自定制逻辑。1327M晶振源，为FPGA芯片提供基准工作时钟，还可利用FPGA内部PLL产生子模块所需的工作时钟。14SDRAM，可采用HY57V641620ELTP为内嵌微处理器提供编程空间。15FLASH，可选用S^GL128N或EPCS64，为FPGA提供掉电保护存储空间。16ASI输出接口，其功能是将差分信号变为串行ASI单端信号。输出端仍需构造一个耦合匹配电路，本实例采用型号为PE65508脉冲耦合芯片。还可增加驱动芯片以提高输出驱动能力。17以太网接口，用于连接FPGA芯片与PC机，本实例采用LAN91C111芯片，根据实际需要还可选用其它网络芯片。2后台控制软件。图2为本发明的后台控制软件的工作流程图。成功登陆该控制软件后，进行IP及端口设置，并连接复用器主机设备，然后发送命令以获取相关码流信息，解析复用器主机反馈回的数据，并显示在软件子界面上。用户根据输入码流信息，选择感兴趣的节目，还可更改PSI、Si、PID、码率等系统信息，再由复用软件重构好复用信息，并回传给复用器主机，令其按用户要求复用节目。用户根据复用软件检测的系统层信息，可从以下四个方面配置复用信息选择节目、配置PSI/SI信息表；选择手动或自动方式修改PID；设置输出码率及传输模式；配置PSI和SI各表的发送周期。综合以上两部分的硬件和软件描述，本发明的实现装置在应用中，首先将本装置的以太网口与计算机之间用网线连接，并在ASI输入接口接入串行码流，上电后，由计算机上的后台软件控制复用器主机检测输入流，并配置复用信息，复用流从ASI输出接口输出。本发明最终产品为一台复用器主机加后台控制软件套件，可实现标准数字电视复用器的所有功能，可支持输入和输出的码流速率上限可达到传输流的最大码率，实时性好。在硬件设计方面仅需一块FPGA芯片，以及必要的外部存储器件及精简的接口电路，使复用器硬件电路十分简洁，体积小，性价比高。加之FPGA芯片的可编程性和后台控制软件的易修改性，也为后续软硬件版本的升级裁剪提供了通用架构，极具实际应用价值。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。8权利要求1.一种码流复用器构成装置，包括复用器主机，后台控制软件，其特征在于复用器主机包括ASI输入接口、ASI输出接口、27M晶振源、系统存储器、以太网接口、FPGA主芯片；所述的FPGA主芯片内部由ASI接收处理模块、输入码率计算模块、多路PSI轮询检测模块、SI串并结合检测模块、PID替换模块、复用调度模块、PCR校正模块、信息传递模块、输出码率控制模块、ASI发送模块组成；后台控制软件包括登陆界面与配置界面，可配置的选项有IP及端口配置、输入码率检测、PSI/SI刷新、复用信息配置。2.根据权利要求1所述的一种码流复用器构成装置，其特征在于复用器主机和后台控制软件间的信息传递通过内嵌微处理器模块和后台控制软件收发机制来完成。其中内嵌微处理器的核心组件为CPU，用于移植带有TCP/IP协议栈的UCOSII实时操作系统；除标准接口外，还定制与FPGA硬件逻辑交互的自定义接口，作为FPGA内部软硬件之间的通信接□。3.根据权利要求1所述的一种码流复用器构成装置，其特征在于复用器主机的ASI数据接收由ASI输入接口和ASI接收处理模块两个部分组成，ASI数据发送由ASI发送模块和ASI输出接口两个部分组成。其中，ASI接收处理模块包括字节对齐、包同步和缓冲器三个子模块，ASI发送模块包括SblOb编码、同步插入和成串三个子模块，数据的串并转换由FPGA芯片内部逻辑单元完成，使外围所用的接口芯片最省。4.根据权利要求1所述的一种码流复用器构成装置，其特征在于复用器主机的输入码率计算模块归结为定时器、计数器、移位器三个子模块构成，实现结构简单。5.根据权利要求1所述的一种码流复用器构成装置，其特征在于多路PSI检测子模块重复利用单路PSI检测子模块，分时轮询各路码流的PSI信息，以节约资源。6.根据权利要求1所述的一种码流复用器构成装置，其特征在于多路SI检测子模块采用串并结合的检测方式(假设有N=ML路输入码流)，需消耗M个单路SI检测子模块，分别进行L次的串行工作，以达到消耗资源和刷新速率之间的最佳权衡。7.根据权利要求1所述的一种码流复用器构成装置，其特征在于信息解析模块，是复用器主机核心控制模块，接收来自后台控制软件的命令或数据，定制6种自定义命令格式，以通知相关模块进行特定操作。8.根据权利要求1所述的一种码流复用器构成装置，其特征在于输出码率及模式控制模块可实现码率、包长可控功能，由输出信息寄存器、字节计数器、数据缓冲器及字节展宽器构成。9.根据权利要求1所述的一种码流复用器构成装置，其特征在于后台控制软件的工作流程依次为软件登陆，网络连接，发送命令，获取数据，分析显示，用户交互，重构信息，回传数据，结束。其中重构信息从四个方面配置选择节目、配置PSI/SI信息表；选择手动或自动方式修改PID；设置输出码率及传输模式；配置PSI和SI各表的发送周期。全文摘要本发明涉及一种码流复用器构成装置，包括复用器主机，后台控制软件，其特征在于复用器主机包括ASI输入接口、ASI输出接口、27M晶振源、系统存储器、以太网接口、FPGA主芯片；所述的FPGA主芯片内部由ASI接收处理模块、输入码率计算模块、多路PSI轮询检测模块、SI串并结合检测模块、PID替换模块、复用调度模块、PCR校正模块、信息传递模块、输出码率控制模块、ASI发送模块组成；后台控制软件包括登陆界面与配置界面，可配置的选项有IP及端口配置、输入码率检测、PSI/SI刷新、复用信息配置。整体架构紧凑简洁，使用器件少、体积小、资源利用率高、性价比高等优点。同时充分利用后台控制软件的灵活性优势，完成码流PSI/SI信息的分析和显示、人机交互控制及信息重组等功能，具有功能强大、使用灵活，升级方便等优点。文档编号H04N21/236GK102098541SQ201010583108公开日2011年6月15日申请日期2010年12月11日优先权日2010年12月11日发明者杨秀芝,林荣华,苏凯雄,陈建申请人:福州大学