专利名称：一种通用bpsk信号快速捕获模块的制作方法
技术领域：
本发明属于电信技术中的信号捕获技术领域，涉及一种信号捕获模块，尤其是一种通用BPSK信号快速捕获模块。
背景技术：
目前伪码捕获的方法有多种，如滑动相关法、序贯检测法和匹配滤波法。滑动相关法的优点是实现简单，所耗费的FPGA资源较少；缺点是当本地伪码与接收伪码相位差较大时需要经历很长的捕获时间，实现快速捕获比较困难。序贯检测算法适用于高信噪比的情况，而且在频偏较大时无法适应，故不采用。匹配滤波法的显著优点是速度快，捕获时间短， 容易实现快速捕获；缺点是当伪码是长码时，设计所耗费的FPGA资源较大。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供一种通用BPSK信号快速捕获方法，该方法能够兼容捕获多种信号体制的GNSS信号，其使用双口 RAM完成匹配滤波，有效节省了 FPGA资源，不但捕获速度快，而且具备干扰检测功能。本发明的目的是通过以下技术方案来解决的这种通用BPSK信号快速捕获模块，分为一下三个单元1)预处理单元预处理单元包含一个数字频率合成模块、两个乘法器模块、两个累加器模块和一个预积分控制器模块；预处理单元对ADC采样输入的基带数字信号adc进行预处理，给并行相关单元提供零频附近的数字信号data_i和data_q。2)并行相关单元并行相关单元包含一个伪码产生控制器模块和η个并行相关模块，每个并行相关模块包含三个双口 RAM、两个乘法器模块和两个累加器模块；所有并行相关模块中的第一个双口 RAM组成第一组双口 RAM链，第二个双口 RAM组成第二组双口 RAM链，第三个双口 RAM组成第三组双口 RAM链；并行相关单元进行数字信号data_i和data_q的循环存贮，以及本地伪码产生和存贮，并进行伪码和data_i和data_q的并行相关运算；3) FFT和判决单元FFT和判决单元包含一个串并转换模块、一个N点FFT模块、一个单次频谱峰值检测模块、一个周期内最大值检测和一个判决模块；所述FFT和判决单元进行信号在频域的检测和判决。进一步，在上述预处理单元的处理过程中=(I)ADC采样得到速率为fa的基带信号 adc, adc与数字频率合成模块产生的正交载频相乘，得到零频附近的信号data_mi和data_ mq ； (2)预积分控制器模块包含两个功能，一个是通过NCO控制信号data_mi和data_mq的累加时间τ，将信号变换成速率为fb的data_i和data_q，其中fb是一个使能信号，fb = l/τ ；另一个是改变累加器累加的相对起始点口 τ。
上述并行相关单元将预积分后的data_i和data_q两路信号分别存入第一组双口 RAM链和第二组双口 RAM链，同时将码产生控制器产生的一个周期的为码序列输入第三组双口 RAM链。本发明具有以下有益效果本发明通用BPSK信号快速捕获模块能够兼容捕获多种信号体制的GNSS信号(如 GPS C/A码，BD C码，GL0NASS C码等等)；由于本发明的并行相关单元中采用了双口 RAM完成匹配滤波，有效的节省了 FPGA资源，并且其可以使捕获速度更快，能够具备干扰检测功能。
图1为本发明的预处理单元示意图；图2为本发明的并行相关单元示意图；图3为本发明的FFT和判决单元示意图；图4为本发明的双口 RAM示意图；图5为本发明的数字频率合成模块NCO的示意图。
具体实施例方式
本发明的通用BPSK信号快速捕获模块包括预处理单元，并行相关单元和FFT和判决单元，以下结合附图对各单元进行详细说明预处理单元如图1所示预处理单元对ADC采样输入的基带数字信号adc进行预处理，给并行相关单元提供零频附近的数字信号data_i和data_q。该单元包含一个数字频率合成模块(NCO)，两个乘法器模块，两个累加器模块和一个预积分控制器模块。该单元的工作过程为ADC采样得到速率为fa的基带信号adc，adc与NCO产生的正交载频相乘，得到零频附近的信号data_mi和datajiiq。预积分控制器模块包含两个功能，一个是通过NCO控制信号 data_mi和data_mq的累加时间τ，将信号变换成速率为fb (fb = 1/ τ，fb是一个使能信号)的data_i和data_q，另一个是改变累加器模块累加的相对起始点口 τ。以上的数字频率合成模块(NCO)主要由数控振荡器NCO和SIN/C0S查找表组成， 如图5所示。载波数控振荡器由频率/相位寄存器、相位累加器构成。相位累加器的溢出信号就是载波NCO输出频率。如果用fs表示采样时钟，N表示载波NCO相位累加器位数，M表示载波NCO增量值， F表示载波NCO输出频率，则
J7 M ,F = l^wfs一旦N和fs确定下来，控制字M与F就具备了一一对应关系。载波NCO的频率调整范围必须考虑多普勒频移和参考频率误差，并且要具有较高的分辨率，以便与卫星信号在适当的时间精度上保持同相。频率和相位控制字控制载波信号输出的频率和相位，在信号捕获阶段和载波频率牵引阶段，频率控制字起主导作用；在信号跟踪阶段，相位控制字起决定作用。
并行相关单元并行相关单元实现数字信号data_i和data_q的循环存贮，以及与本地伪码产生和存贮，并实现伪码和data」和data_q的并行相关运算，输出相关值(II，12.... In ；Ql, Q2.…Qn)。如图2所示并行相关单元包含一个伪码产生控制器模块和η个并行相关模块，其中η大于1。每个并行相关模块包含三个双口 RAM(RAM_ai，RAM_bi，RAM_ci, i表示并行相关模块的序号)，两个乘法器模块和两个累加器模块。所有并行相关模块中的第一个双口 RAM组成第一组双口 RAM链(RAM_al，RAM_a2. . . . RAM_an)，第二个双口 RAM组成第二组双口 RAM 链(RAM_bl，RAM_b2. . . . RAM_bn)，第三个双口 RAM 组成第三组双口 RAM 链。并行相关单元的双口 RAM是在一个SRAM存储器上具有两套完全独立的数据线、地址线和读写控制线，并允许两个独立的系统同时对该存储器进行随机性的访问。即共享式多端口存储器。图4给出了 FPGA中实现双口 RAM的简单示意图。双口 RAM的工作过程为 a端口是数据写入端口，clka是AD的采样时钟，写入使能wea由预积分控制单元产生。当 wea为高，将数据dina写入地址addra，然后addra加1，为下一次数据输入做准备。b端口是数据读出端口，clkb是高速运算时钟，将地址addrb对应的数据doutb读出。并行相关单元的工作过程为(1)将预积分后的data_i和data_q两路信号分别存入第一组双口 RAM链和第二组双口 RAM链，同时将伪码产生控制器模块产生的一个周期的伪码序列输入第三组双口 RAM 链；(2)RAM_al(第一组双口 RAM链的第一个双口 RAM)接收到预积分后的I路数据 data_i时，fb为高电平，通过时钟fa把数据写入RAM_al的地址wr_addr，同时wr_addr加 1，这样就把数据写入了 wr_addr地址里面，也实现了数据在RAM_al中的循环写入。RAM_al 的读时钟fc检测到fb高电平后将RAM_al中的数据读出，首先读取(wr_addr-l)地址的数据，然后地址依次递减，最后读取Wr_addr地址的数据，RAM_al利用速率为fc的时钟依次读出RAM_al中的数据。数据读取过程中将地址(Wr_addr+1)对应的数据读出，并利用寄存器锁存输出到RAM_a2。这样第一组双口 RAM链的数据实现了数据的实时写入和读取，第二组双口 RAM链与第一组的实现和功能一样；第三组双口 RAM链与第一组的基本功能一致，只是当一个周期的伪码产生完成后，双口 RAM不再写入数据，只读出数据。(3)第三组双口 RAM链中所需要的伪码全部写入之后，相关累加过程开始执行，下面以并行相关单元1中第一组双口 RAM链中的RAM_al第三组双口 RAM链中的RAM_bl为例进行说明。读时钟fc检测到fb高电平后，从地址(Wr_addr-1)开始依次递减读取RAM_al 中的数据rd_data_al，同时读取RAM_cl中相应的伪码数据rd_data_cl，rd_data_al与rd_ data_Cl相乘以后进行加器。当RAM_al与RAM_cl中相应的数据都读出累加完毕后，将结果锁存在寄存器I1中。为了防止双口 RAM数据写入和读取发生冲突，最近写入的数据最后才读出。双口 RAM深度m与fc之间fb必须满足(fc > = fb*n)，使得每次fb高电平到来时 RAM_al和RAM_bl中存储的m个值都能够读出和进行计算。FFT和判决单元参见图3 =FFT和判决单元包含一个串并转换模块，一个N点FFT模块，一个单次频谱峰值检测模块，一个周期内最大值检测单元和一个判决模块。给模块实现信号在频域的检测和判决。FFT和判决单元的工作过程如下(1)第i次fb高电平到来η个并行相关单元计算出各自的同相和正交相关值，η 路相关值II，12.... In ；Ql, Q2. . . . Qn)经过串并转换成串行输出的I和Q。(2)串行输出η点的I和Q作为η个复数送入N点FFT处理模块，快速傅里叶变换后，得到η个复数值(频谱值)。(3)η个复数值(频谱值)进行频谱峰值检测，得到功率最大值Pmax_i和相应的频率分量fre_i。(4)第i次的功率最大值Pmax_i和相应的频率分量fre_i送入周期内最大值检测单元，周期内最大值检测单元获取一次匹配相关循环的功率最大值Pmax和相应的频率分量fre，一次匹配相关循环包含了 M次匹配相关过程。如果Pmax大于门限则继续匹配相关过程进行确认，根据获得的伪码相位信息和频率信息，启动3个通道chl、ch2、ch3的串行相关，这三个通道的伪码启动相位一致，载波频率分别为fre-fre_Shift、fre、fre+fre_ shift，进一步辅助确认频率信息。(5)若搜索成功确认或者失败，则根据需要进行控制。(6)如果将伪码产生器的输出替换成高电平，重复上述过程则可以用来检测干扰信号。
权利要求
1.一种通用BPSK信号快速捕获模块，其特征在于，该快速捕获模块分为以下三个单元1)预处理单元预处理单元包含一个数字频率合成模块、两个乘法器模块、两个累加器模块和一个预积分控制器模块；预处理单元对ADC采样输入的基带数字信号adc进行预处理，给并行相关单元提供零频附近的数字信号data_i和data_q ；2)并行相关单元并行相关单元包含一个伪码产生控制器模块和η个并行相关模块，每个并行相关模块包含三个双口 RAM、两个乘法器模块和两个累加器模块；所有并行相关模块中的第一个双口 RAM组成第一组双口 RAM链，第二个双口 RAM组成第二组双口 RAM链，第三个双口 RAM组成第三组双口 RAM链；并行相关单元进行数字信号data_i和data_q的循环存贮，以及本地伪码产生和存贮，并进行伪码和data_i和data_q的并行相关运算；3)FFT和判决单元FFT和判决单元包含一个串并转换模块、一个N点FFT模块、一个单次频谱峰值检测模块、一个周期内最大值检测和一个判决模块；所述FFT和判决单元进行信号在频域的检测和判决。
2.根据权利要求1所述的通用BPSK信号快速捕获模块，其特征在于，在预处理单元的处理过程中(I)ADC采样得到速率为fa的基带信号adc，adc与数字频率合成模块产生的正交载频相乘，得到零频附近的信号data_mi和datajiiq ； (2)预积分控制器模块包含两个功能，一个是通过NCO控制信号data_mi和datajiiq的累加时间τ，将信号变换成速率为 fb的data_i和data_q，其中fb是一个使能信号，fb = 1/ τ ；另一个是改变累加器累加的相对起始点口 τ。
3.根据权利要求1所述的通用BPSK信号快速捕获模块，其特征在于，所述并行相关单元将预积分后的data_i和data_q两路信号分别存入第一组双口 RAM链和第二组双口 RAM 链，同时将码产生控制器产生的一个周期的为码序列输入第三组双口 RAM链。
全文摘要
本发明公开了一种通用BPSK信号快速捕获模块，该快速捕获模块分为三个单元预处理单元、并行相关单元和FFT和判决单元，预处理单元对ADC采样输入的基带数字信号adc进行预处理，给并行相关单元提供零频附近的数字信号data_i和data_q。并行相关单元进行数字信号data_i和data_q的循环存贮，以及本地伪码产生和存贮，并进行伪码和data_i和data_q的并行相关运算；所述FFT和判决单元进行信号在频域的检测和判决。本发明通用BPSK信号快速捕获模块能够兼容捕获多种信号体制的GNSS信号(如GPS C/A码，BD C码，GLONASS C码等等)；由于本发明的并行相关单元中采用了双口RAM完成匹配滤波，有效的节省了FPGA资源，并且其可以使捕获速度更快，能够具备干扰检测功能。
文档编号H04B1/7075GK102545957SQ20111044210
公开日2012年7月4日 申请日期2011年12月19日 优先权日2011年12月19日
发明者不公告发明人 申请人:西安合众思壮导航技术有限公司