时间同步主站服务器的制造方法
【专利摘要】本实用新型提供一种时间同步主站服务器，包括DSP、FPGA、M12-OEM、STAR-OEM、第一单片机、第二单片机、2个电源模块、显示模块和通信输出接口，其特征在于：M12-OEM经第一单片机接DSP的155脚和157脚，STAR-OEM经第二单片机接DSP的90脚和91脚，将接收的卫星时间传递给DSP，DSP的RX-MMI脚、TX-MMI脚分别接显示模块，DSP的XA0脚、XA1脚和XA2脚对应接FPGA的32脚、31脚和105脚，DSP的XA3-XA10脚对应接FPGA的110脚-117脚，DSP的XA11脚、XA12脚对应接FPGA的120脚和121脚，FPGA的输出端接通信输出接口。本实用新型不但实现多路时钟源的智能切换，还为从站设备提供对时服务。
【专利说明】 时间同步主站服务器
【技术领域】
[0001]本实用新型提供基于SDH网络的时间同步主站服务器，属于电力系统的时间同步网的主站设备。
【背景技术】
[0002]随着电力系统的自动化程度越来越高，电网的基本单位变电站、发电厂和调度内均有众多的计算机监控系统、保护装置、故障录波器、安全自动装置、远动R τ U等自动化设备，大部分设备对时间精度要求很高。新的变电站、电厂中一般在站内配置小型的同步系统，接收卫星信号传到站内各设备，构成局部同步。但是电网是一个整体，站与站之间的同步、监控、调度远比站内的同步更重要。建立时间同步系统是各个电厂、变电站、调度急需解决的问题。
实用新型内容
[0003]本实用新型的目的是提供一种能解决上述问题、既满足基本对时、又能实现时钟同步组网的时间同步主站服务器。其技术方案为:
[0004]包括DSP、FPGA, M12-0EM、STAR-0EM、第一单片机、第二单片机、2个电源模块、显示模块和通信输出接口，其特征在于:2个电源模块分别对应接DSP和FPGA的电源端，M12-0EM经第一单片机接DSP的155脚和157脚，STAR-OEM经第二单片机接DSP的90脚和91脚，将接收的卫星时间传递给DSP，DSP的RX-MMI脚、TX-MMI脚分别接显示模块，DSP的XAO脚、XAl脚和XA2脚对应接FPGA的32脚、31脚和105脚，DSP的XA3-XA10脚对应接FPGA的110脚-117脚，DSP的XAll脚、XA12脚对应接FPGA的120脚和121脚，FPGA的输出端接通信输出接口，输出多种时标信号。
[0005]所述的时间同步主站服务器，DSP采用TMS320F2812芯片，FPGA采用XC3S50AN芯片，第一单片机、第二单片机均采用ATMEGA1280片。
[0006]本实用新型与现有技术相比，其优点在于:可接收北斗卫星、GPS卫星、PTP V2.0(IEEE1588)、IRIG-B码等外部时间基准信号，通过智能时钟源控制算法，实现多路时钟源的智能切换，并对每路输入时钟源进行延时补偿，输出高精度、高稳定度、高可靠性的El通道G.703接口时间信号，为从站设备提供对时服务
【专利附图】
【附图说明】
[0007]图1是本实用新型实施例的电路图。
[0008]图中:1、包括DSP 2、FPGA 3、M12-0EM 4、STAR-OEM 5、第一单片机 6、第二
单片机7、电源模块8、显示模块9、通信输出接口
【具体实施方式】
[0009]在图1所示的实施例中:DSP1采用TMS320F2812芯片，FPGA2采用XC3S50AN芯片，第一单片机5、第二单片机6均采用ATMEGA1280片。2个电源模块7分别对应接DSPl和FPGA2的电源端，M12-0EM3经第一单片机5接DSPl的155脚和157脚，STAR-0EM4经第二单片机6接DSPl的90脚和91脚，将接收的卫星时间传递给DSP1，DSPl的RX-MMI脚、TX-MMI脚分别接显示模块8，DSPl的XAO脚、XAl脚和XA2脚对应接FPGA2的32脚、31脚和105脚，DSPl的XA3-XA10脚对应接FPGA2的110脚-117脚，DSPl的XAll脚、XA12脚对应接FPGA2的120脚和121脚，FPGA2的输出端接通信输出接口 9，输出PPS、PPH、PPM、DCF77、IRIG-B多种时标信号。
【权利要求】
1.一种时间同步主站服务器，包括 DSP (I)、FPGA (2)、M12-0EM (3)、STAR-OEM (4)、第一单片机(5)、第二单片机(6)、2个电源模块(7)、显示模块(8)和通信输出接口(9)，其特征在于:2个电源模块(7)分别对应接DSP (I)和FPGA (2)的电源端，M12-0EM (3)经第一单片机(5)接DSP (I)的155脚和157脚，STAR-OEM (4)经第二单片机(6)接DSP (I)的90脚和91脚，DSP (I)的RX-MMI脚、TX-MMI脚分别接显示模块(8)，DSP (I)的XAO脚、XAl脚和XA2脚对应接FPGA (2)的32脚、31脚和105脚，DSP (I)的XA3-XA10脚对应接FPGA (2)的 110 脚-117 脚，DSP (I)的 XAll 脚、XA12 脚对应接 FPGA (2)的 120 脚和 121脚，FPGA (2)的输出端接通信输出接口(9)，输出多种时标信号。
2.根据权利要求1所述的时间同步主站服务器，其特征在于:DSP(1)采用TMS320F2812芯片，FPGA (2)采用XC3S50AN芯片，第一单片机(5)和第二单片机(6)均采用ATMEGA1280片。
【文档编号】H04J3/06GK203563075SQ201320700503
【公开日】2014年4月23日 申请日期:2013年11月7日 优先权日:2013年11月7日
【发明者】孙德金, 温聊梅, 王学强, 郭国信 申请人:山东中瑞电气有限公司