列A/D转换器、列A/D转换方法、固态成像设备、和照相机系统与流程

本发明涉及一种适合于诸如CMOS图像传感器的固态(solid)成像设备的列A/D转换器、列A/D转换方法、固态成像设备、以及照相机系统。

背景技术：

人们已经推出了这样一种CMOS图像传感器：其包括具有按二维阵列排列的多个像素的像素部分，其中，按每像素列而顺序地读取从所述像素部分中每个像素所读取的图像信号，且对被转换为图像信号并且作为图像信号输出的每一列信号进行CDS或者其它处理。

CMOS图像传感器具有包括针对每个像素的浮动扩散(floating diffusion)(FD)的浮动扩散放大器(amp)。所述输出通常是其中选择了像素阵列中的某一个行，然后沿列方向同时读取的并行列输出类型。

其原因在于，难以从在像素中排列的FD放大器获得足够的驱动力，因此人们希望降低数据率，并且最好使用并行处理。

已经提出了针对并行列输出类型的CMOS图像传感器的多种不同类型的图像信号读取(输出)电路。

其中，最先进的形式之一为这样一种类型：每列配有检索数字图像信号的模拟数字转换器(以下，将其称为ADC)。

例如，在非专利文献1和专利文献1中公开了配备了这样的并行列类型的ADC的CMOS图像传感器。

图1为说明配备了并行列ADC的固态成像设备(CMOS图像传感器)的示例配置的方框图。

如图1中所示的，固态成像设备1包括像素部分2、垂直扫描单元3、水平传送扫描单元4、以及由一组ADC构成的列处理电路组5。

固态成像设备1还包括数字模拟转换器(以下，将其称为DAC)6和放大器电路(S/A)7。

像素部分2配有一个单位像素21，其包括按矩阵形式排列的光电二极管(光电转换元件)和内部像素放大器。

在列处理电路组5中，按多个列排列形成每一列的ADC的列处理电路51。

每一个列处理电路(ADC)51包括把参照信号RAMP(斜坡)(Vslop)与模拟信号进行比较的比较器51-1，所述参照信号RAMP(Vslop)是DAC6所生成的斜坡波形，在DAC 6中，参照信号逐步变化，所述模拟信号是按经由垂直信号线从每条行线的像素获得的。

每一个列处理电路51还包括一个计数比较器51-1的比较时间并且存储所述计数结果的计数器锁存器51-2。

列处理电路51包括转换n比特数字信号的功能，并且按每条垂直信号线(列线)8-1～8-n布置，其配置了并行列ADC块。

例如，把来自每一存储器51-2的输出连接于具有k个比特的宽度的水平传送扫描线9。

对于水平传送扫描线9，排列k个放大器电路7。

图2是说明了图1中的电路的时序图的图。

例如，在每一列处理电路(ADC)51中按每列排列的比较器51-1将从垂直信号线8读取的模拟信号(电位Vsl)与逐步变化的参照信号RAMP(Vslop)进行比较。

此时，模拟信号(电位Vs1)和参照信号RAMP(Vslop)的电平相交，在比较器51-1的输出反转之前，计数器锁存器51-2使用参照时钟CK计数所述相交。因此，把垂直信号线8的电位(模拟信号)Vsl转换为数字信号(AD转换)。在这一情况下，把计数器配置为满(full)比特脉动(ripple)计数器。

每次读取时执行所述AD转换两次。

对于第一次转换，由垂直信号线8(从-1到-n)读取单位像素21的复位电平(P相位)，并且执行AD转换。

像素之间的变化被包括在这一复位电平P相位中。

对于第二转换，垂直信号线8(从-1到-n)读取由每一单位像素21光电转换的信号(D相位)，并且执行AD转换。

也把像素之间的变化包括在这一D相位中，于是，通过执行从D相位电平减去P相位电平(D相位电平-P相位电平)的操作，可以实现相关双采样(CDS)。

由计数器锁存器51-2记录所转换的数字信号，由水平(列)传送扫描电路4经由水平传送扫描线9将其顺序地读至放大器电路7，并且最终输出。

按照这样的方式执行并行列输出处理。

引用列表

专利文献

专利文献1：JP 2005-278135A

专利文献2：JP 2011-234326A

非专利文献

非专利文献1：W.Yang等人的“An Intergrated 800×600CMOS Image System”,ISSCC Digest of Technical Papers，第304至305页，1999年2月)

技术实现要素：

技术问题

如以上所描述的以及关于使用读取并行列的电压斜率(slope)方法的典型的固态成像设备，把用于确定AD分辨率的参照时钟CK输入到所有列中排列的脉动计数器，并且针对每一个列执行计数操作。在这一情况下，把计数器配置为满比特二进制码计数器。

为此，随着时钟频率增加以及水平列的数目增加，每一个列中的计数器所消耗的电能量增加，从而引发了这样一些问题：例如，由于IR降，损害了对产品的使用，同时降低了操作的余量(margin)。

另外，参照时钟布线上的负荷相当大，从而导致时钟占空比(clock duty)随参照时钟频率的增加而持续劣化，从而对AD分辨率产生限制。

响应于这种情况，提出了一种列A/D转换器，其可以通过使用合成计数器显著降低所消耗的电能，其中，所述合成计数器使用低比特格雷码和高比特二进制码两者(参见专利文献2)。

然而，如以上所描述的，具有按阵列排列的计数器的列A/D转换器具有关于使用低比特格雷码和高比特二进制码两者的合成计数器和使用满比特二进制码的计数器的以下缺点。

如图3和图4中所示的，因功率波动△I，出现了与列A/D转换器相关的相当大的内部电源电压波动△V，其中，功率波动△I源于按阵列排列的计数器的同时操作所导致的IR降和包装的L分量(＝-L×△di/△t)而出现。

如图3中所示的，由于数千列的同时和并行操作，列A/D转换器中的电流瞬时增加。

减少这个的方法包括隔离诸如为改善电源状况以及提高布线能力而添加焊点所产生的影响的措施，但这导致了诸如芯片尺寸的增加等缺点。

本发明提供了这样一种列A/D转换器、列A/D转换方法、成像设备、以及照相机系统：能够通过分散在计数操作期间所消耗的电流来降低IR降的量，减轻计数器特性劣化，易于降低电源电压的波动量，并且实现了以低电源电压的操作。

问题的解决

根据本发明第一方面的列A/D转换器包括多个列处理单元，其包括把模拟信号转换为数字信号的模拟-数字(A/D)转换功能；多个计数器，其配置为响应参照时钟生成数字码，并且相应于每一列处理单元或者一组列处理单元加以排列；以及一个计数开始偏移单元，其配置为在每一计数器中触发一个伪计数操作，并且在把参照时钟供应于计数器之前针对所述多个计数器中至少两个或者两个以上的计数器偏移计数开始码。

根据本发明第二方面的列A/D转换方法，当针对分别包括把模拟信号转换为数字信号的模拟-数字(A/D)转换功能，并且包括一个计数器的多个列处理单元执行AD转换时，包括：在计数器中触发一个伪计数操作，并且在把参照时钟供应于计数器之前针对所述多个计数器中至少两个或者两个以上的计数器偏移计数开始码，以及响应计数器中的参照时钟生成数字码，并且使用所述数字码执行AD转换。

根据本发明第三方面的固态成像设备包括一个其中按矩阵排列了执行光电转换的多个像素的像素部分，以及一个其配置为以多个像素为单位从像素部分读取像素信号的像素信号读取单元。像素信号读取单元包括一个把所读取的模拟信号转换为数字信号的列A/D转换器。列A/D转换器包括多个列处理单元，其包括把模拟信号转换为数字信号的模拟-数字(A/D)转换功能；多个计数器，其配置为响应参照时钟生成数字码，并且相应于每一列处理单元或者一组列处理单元加以排列；以及一个计数开始偏移单元，其配置为在计数器中触发一个伪计数操作，并且在把参照时钟供应于计数器之前针对所述多个计数器中至少两个或者两个以上的计数器偏移计数开始码。

根据本发明的固态成像设备包括一个其中按矩阵排列了执行光电转换的多个像素的像素部分、一个其配置为以多个像素为单位从像素部分读取像素信号的像素信号读取单元、一个第一芯片、以及一个第二芯片。像素信号读取单元包括一个把所读取的模拟信号转换为数字信号的列A/D转换器。列A/D转换器包括多个列处理单元，其包括把模拟信号转换为数字信号的模拟-数字(A/D)转换功能；多个计数器，其配置为响应参照时钟生成数字码，并且相应于每一列处理单元或者一组列处理单元加以排列；以及一个计数开始偏移单元，其配置为在计数器中触发一个伪计数操作，并且在把参照时钟供应于计数器之前针对所述多个计数器中至少两个或者两个以上的计数器偏移计数开始码。把第一芯片和第二芯片压焊在一起，从而具有层叠结构。第一芯片配有像素阵列单元和传送时间离散化的模拟像素信号的信号线。第二芯片配有像素信号读取单元。通过通孔连接第一芯片和第二芯片之间的布线。

根据本发明第四方面的照相机系统包括一个固态成像设备、以及一个其配置为对固态成像设备上的景物进行成像的光系统。所述固态成像设备包括一个其中按矩阵排列了执行光电转换的多个像素的像素部分、以及一个其配置为以多个像素为单位从像素部分读取像素信号的像素信号读取单元。像素信号读取单元包括一个把所读取的模拟信号转换为数字信号的列A/D转换器。列A/D转换器包括多个列处理单元，其包括把模拟信号转换为数字信号的模拟-数字(A/D)转换功能；多个计数器，其配置为响应参照时钟生成数字码，并且相应于每一列处理单元或者一组列处理单元加以排列；以及一个计数开始偏移单元，其配置为在计数器中触发一个伪计数操作，并且在把参照时钟供应于计数器之前针对所述多个计数器中至少两个或者两个以上的计数器偏移计数开始码。

根据本发明的照相机系统包括一个固态成像设备、以及一个其配置为对固态成像设备上的景物进行成像的光系统。所述固态成像设备包括一个其中按矩阵排列了执行光电转换的多个像素的像素部分、一个其配置为以多个像素为单位从像素部分读取像素信号的像素信号读取单元、一个第一芯片、以及一个第二芯片。像素信号读取单元包括一个把所读取的模拟信号转换为数字信号的列A/D转换器。列A/D转换器包括多个列处理单元，其包括把模拟信号转换为数字信号的模拟-数字(A/D)转换功能；多个计数器，其配置为响应参照时钟生成数字码，并且相应于每一列处理单元或者一组列处理单元加以排列；以及一个计数开始偏移单元，其配置为在计数器中触发一个伪计数操作，并且在把参照时钟供应于计数器之前针对所述多个计数器中至少两个或者两个以上的计数器偏移计数开始码。把第一芯片和第二芯片压焊在一起，从而具有层叠结构。第一芯片配有像素阵列单元和传送时间离散化的模拟像素信号的信号线。第二芯片配有像素信号读取单元。通过通孔连接第一芯片和第二芯片之间的布线。

发明优点

根据本发明，能够通过分散在计数操作期间所消耗的电流来降低IR降的量，减轻计数器特性劣化，易于降低电源电压的波动量，并且实现了低电源电压的操作。

附图说明

图1是说明配备了并行列ADC的固态成像设备(CMOS图像传感器)的示例配置的方框图。

图2是说明了针对图1中电路的时序图的图。

图3是概念性地说明了由于数千列的同时和并行操作、列A/D转换器中的电流瞬时增加的图。

图4是描述了因功率波动△I，出现了与列A/D转换器相关的相当大的内部电源电压波动△V的图，其中，功率波动△I源于按阵列排列的计数器的同时操作和包装(package)的L分量而出现。

图5是说明了根据本技术的实施例的半导体器件的层叠结构的一个示例的图。

图6是说明了有关根据本实施例的半导体器件的电路的第一排列的一个示例配置的图。

图7是说明了根据本实施例的半导体器件的信号之间的时间关系的图。

图8是说明了有关根据本实施例的半导体器件的电路的第二布置的一个示例配置的图。

图9是说明了有关根据本实施例的半导体器件的电路的第三布置的一个配置示例的图。

图10是说明了在图9中的半导体的操作期间、在时间轴的波形中可以降低来自相邻列的干扰的图。

图11是说明了根据本实施例的固态成像设备(CMOS图像传感器)的基本配置的一个示例的图。

图12是说明了根据本实施例的由4个晶体管配置的CMOS图像传感器的像素的一个示例的图。

图13是说明根据本实施例的配备了并行列ADC的固态成像设备(CMOS图像传感器)的一个示例配置的方框图。

图14是更具体地说明配备了图13中的并行列ADC的固态成像设备(CMOS图像传感器)的主要部分的方框图。

图15是说明根据本实施例的第一列ADC(列A/D转换器)的基本配置的一个示例的第一图。

图16是说明根据本实施例的第一列ADC(列A/D转换器)的基本配置的一个示例的第二图。

图17是说明了有意偏移施加到第一列ADC的计数开始码的控制的一个具体的时序图。

图18是概念性地说明了当数千列通过偏移图17中所示的时序来同时和并行操作时平均和降低瞬时电流的图。

图19是描述了当按阵列排列的计数器通过偏移图17中所示的时序来同时操作时平均电流降的图。

图20是作为比较说明了当控制有意地偏移计数开始码时的一个具体的时序图的图。

图21是说明了应用于根据本实施例的第一列ADC的计数开始偏移单元的第一配置的一个示例的图。

图22是作为比较说明了当不等待计数开始偏移单元时针对格雷码计数器的时钟供应(supply)单元的图。

图23是说明了应用于根据本实施例的第一列ADC的计数开始偏移单元的第二配置的一个示例的图。

图24是说明根据本实施例的计数开始偏移单元中包括脉冲计数调整单元的具体配置的一个示例的电路图。

图25是示意性地说明了采用和不采用有意地偏移计数开始码的控制时的CDS读取方法的图。

图26是说明了根据本实施例的格雷码计数器的输出与低比特锁存器单元和高比特脉动计数器的基本布置之间的关系的图。

图27是说明了根据本实施例的锁定于低比特锁存器单元和高比特脉动计数器的格雷码的输出的一个示例的图。

图28是描述了延迟的VCO驱动的图，其是用在有关根据本实施例的低比特锁存器单元的锁存处理中的优选驱动方法。

图29是说明根据本实施例的高比特脉动计数器的具体配置的一个示例的电路图。

图30是描述了当转换有关图29中的脉动计数器的P相位和D相位时的数据反转(inversion)功能的图。

图31是说明了当级联(cascade)4个脉动计数器时包括输出数据的状态转变(transition)的时序图的一个示例的图。

图32是示意性地说明了根据本实施例的有关下游信号处理单元的CSD计算处理的图。

图33是说明了根据本实施例的二进制数据和格雷码的CDS计算处理的一个具体示例的图。

图34是说明对针对低比特锁存器电路的列中的锁存数据进行相加处理和CDS处理的CDS处理单元的一个示例配置的电路图。

图35是说明了配备了图13中的并行列ADC的固态成像设备(CMOS图像传感器)的另一个主要部分的一个示例配置的图，并且还是说明了根据本实施例的第二列ADC(列A/D转换器)的一个基本配置示例的图。

图36是说明了有意地偏移应用于第二列ADC的计数开始码的控制的一个具体时序图的图。

图37是说明了根据本实施例的适用于第二列ADC的计数开始偏移单元的第一配置的一个示例的图。

图38是说明了根据本实施例的适用于第二列ADC的计数开始偏移单元的第二配置的一个示例的图。

图39是示意性地说明了当采用和不采用有意地偏移针对第二列ADC的计数开始码的控制时的CDS读取方法的图。

图40是说明了根据本实施例的有关配备了并行列ADC的CMOS图像传感器的电路的第一布置的一个示例配置的图。

图41是说明了集中布置用于传输离散时间模拟信号的TCV和分离地布置用于传输数字信号的TCV的一个示例的图。

图42是说明了根据本实施例的有关配备了并行列ADC的CMOS图像传感器的电路的第二布置的一个示例配置的图。

图43是说明了根据本实施例的有关配备了并行列ADC的CMOS图像传感器的电路的第三布置的一个示例配置的图。

图44是说明了根据本发明的实施例的固态成像设备所应用的照相机系统的一个示例配置的图。

具体实施方式

以下，将参照附图详细描述本技术的实施例。注意，在本说明书与附图中，将使用相同的参照符号表示那些具有基本相同功能与结构的元件，而且省略了重复解释。

注意，将按下列次序进行描述：

1.半导体器件的综述

1.1半导体器件的第一布置的配置示例

1.2半导体器件的第二布置的配置示例

1.3半导体器件的第三布置的配置示例

2.固态成像设备的综述

2.1固态成像设备的基本配置示例

2.2配备了并行列ADC的固态成像设备的示例总体配置示例

2.3第一列ADC的基本配置示例

2.4格雷码计数器的配置示例

2.5有意地偏移计数器开始码的控制的综述

2.6计数器开始偏移单元的第一配置示例

2.7计数器开始偏移单元的第二配置示例

2.8低比特锁存器单元和高比特脉动计数器的配置示例

2.9第二列ADC的基本配置示例

3.1固态成像设备的第一布置的配置示例

3.2固态成像设备的第二布置的配置示例

3.3固态成像设备的第三布置的配置示例

4.照相机系统的配置示例

＜1.半导体器件的综述＞

图5是说明了根据本实施例的半导体器件的层叠结构的一个示例的图。

根据本实施例的半导体器件100包括多个传感器，所述传感器包括按阵列布置的光电转换元件。

以下，将描述具有这样的配置的半导体器件的一个配置示例，然后描述CMOS图像传感器的配置示例，其中，CMOS图像传感器是作为半导体器件的一个示例的固态成像设备。

还将描述适用于固态成像设备的单斜率(single slope)型的AD转换器的具体配置示例，其能够减少影响输入波形的错误，在不增加所耗电流、噪音、或者面积的情况下提高精度，并且能够防止AD转换错误和图像劣化。

如图5中所示的，半导体器件100具有含第一芯片(上芯片)110和第二芯片(下芯片)120的层叠结构。

通过在第一芯片110上形成的通孔(贯通接触(硅)通孔或者TC(S)V)而电连接层叠的第一芯片110和第二芯片120。

通过晶片级的层叠，将半导体器件100形成作为具有层叠结构的半导体器件，然后通过切割装备将其切割。

关于具有2个芯片(上和下)的层叠结构，使用其中按阵列形式布置了多个传感器的模拟芯片(传感器芯片)来配置第一芯片110。

使用如下逻辑芯片(数字芯片)来配置第二芯片120，所述逻辑芯片包括对经由TCV从第一芯片110传送的模拟信号进行量化的电路和信号处理电路。

在第二芯片120上形成压焊焊点(bonding pad)BPD和输入与输出电路，并且在第一芯片110上形成用于向第二芯片120进行丝焊(wire bond)的开口OPN。

另外，根据本实施例的具有2芯片层叠结构的半导体器件100还具有以下独特配置。

通过通孔(TCV)进行第一芯片110和第二芯片120之间的电连接。

TCV(通孔)的布置的位置处于芯片的边缘或者焊点与电路区域之间。

例如，控制信号和电源TCV被主要集中在芯片角的4个位置中，从而能够减小第一芯片110的信号布线区域。

通过减少第一芯片110中的布线层的数目，增加了电源线的电阻，可以通过有效地布置TCV，使用第二芯片120的布线，来增强降低噪音和稳定向第一芯片110的电能供给，以解决IR降的增加的问题。

＜1.1半导体器件的第一布置的配置示例＞

图6是说明了根据本实施例的有关半导体器件的电路的第一布置的一个示例配置的图。

图6中的半导体器件100A例示了二维延伸的第一芯片110A和第二芯片120A，以便能够容易地理解具有层叠结构的第一芯片110A和第二芯片120A的电路及其它部分的布置。

使用按阵列形式布置的多个传感器111(-0，-1，…)和传输每个传感器111(-0，-1，…)所输出的模拟信号(传感器信号)的第一信号线LSG1(-0，-1，…)来形成第一芯片110A。

关于第一芯片110A，在第一信号线LSG1(-0，-1，…)中设置采样和保持(SH)电路112(-0，-1，…)，采样和保持(SH)电路112(-0，-1，…)使用第一时钟CLK 11对来自每个传感器(-0，-1，…)的传感器信号进行采样。使用对从每一个采样和保持(SH)电路112(-0，-1，…)所输出的传感器信号进行放大的放大器(amp)113(-0，-1，…)来设置第一信号线LSG1(-0，-1，…)。

在第一芯片110A上还形成TCV 114(-0，-1，…)，以将第一信号线LSG1(-0，-1，…)电连接于第二芯片120A，并且传输传感器信号。

虽然未示出，然而在第一芯片110A上也形成用于电能和控制信号的TCV。

使用连接于在第一芯片110A上形成的每一个TCV 114的第二信号线LSG2(-0，-1，…)来形成第二芯片120A。

在每一条第二信号线LSG2(-0，-1，…)中设置通过第二时钟CLK 12对TCV 114所传输的传感器信号进行采样的采样开关121(-0，-1，…)。

每一条第二信号线LSG2(-0，-1，…)被设置有对采样开关121(-0，-1，…)所采样的信号进行量化的量化器122(-0，-1，…)。

第二芯片120A被设置有对每一个量化器122(-1，-2，…)所量化的信号进行数字计算处理的信号处理电路123。

关于半导体器件100A，由采样和保持(SH)电路112对从每一个传感器111输出的信号进行采样并保持，并且经由TCV 114将其传输到放大器113。

在这一情况下，如果从SH电路112以及从传感器111输出的信号的功率足够强，则可以省略放大器。

由作为逻辑芯片(数字芯片)的第二芯片120A上的采样开关121对经由TCV 114传输的信号进行采样，然后使用量化器122沿电压方向对其进行量化。按照这一方式，由信号处理电路123对数字化的数据进行计算处理。

根据本技术，沿时间方向离散化通过TCV 114传输的信号，其是沿电压方向连续的信号，即，离散时间模拟信号。

在这一情况下，也从相邻的TCV 114产生信号干扰。

然而，可以通过适当地控制第一时钟CLK 11和第二时钟CLK 12的时序来避免每一个TCV之间的干扰，其中，第一时钟CLK 11控制SH电路112处的采样和保存功能的时序，第二时钟CLK 12控制离散时间模拟信号的采样。

图7A～7C是说明了根据本实施例的半导体器件的信号之间的时间关系的图。

图7A例示了通过TCV传输的信号被供应到的节点ND 11的信号波形。图7B例示了第一时钟CLK 11，以及图7C例示了第二时钟CLK 12。

现在，将重点描述节点ND 11和通过TCV 114传输的离散时间模拟信号。

所使用的第一时钟CLK 11的时序在连接于所有传感器111的SH电路112处是公共的，因此，理想地，同时化了向相邻于节点ND 11的节点ND 12的信号转变的时间。

然而，当因信号布线延迟而偏移了从传感器向节点ND11和节点ND 12输出信号的时序时，生成例如由于干扰而导致的信号中的尖峰(spike)，如图7A中所示的。

然而，由SH电路112已经在时间上离散化了与一个数据单位的传输的周期相关的信号，因此，在这一周期期间所述信号具有恒定值，在充足的时间量逝去之后，所述信号稳定为所希望的值。

通过在所述值已经充分稳定时的时刻使用第二时钟CLK 12执行为了进行采样的驱动，可以将来自TCV 114的干扰所产生的错误降低至可以忽略的水平。

＜1.2半导体器件的第二布置的配置示例＞

图8是说明了根据本实施例的有关半导体器件的电路的第二布置的一个示例配置的图。

以下将描述图2中的半导体器件100A和图8中的半导体器件100B之间的差别。

即，对于第二芯片120B，反转在每一条第二信号线LSG2(-0，-1，…)中设置的采样开关121(-0，-1，…)和量化器122(-0，-1，…)的布置的位置(连接位置)。

根据本技术，可以在采样开关121被连接于量化器122时的连续时间期间、通过量化来切换在来自第二时钟CLK 12时的采样和量化的顺序。

在这一情况下，通过为每一个信号提供触发器(flip-flop)来实现采样开关121的操作。

根据图6中所示的配置，当采样开关121关闭(切断电源)时，产生kT/C噪音，其有引发问题的可能。然而，使用图8中的配置不产生该kT/C噪音。

＜1.3半导体器件的第三布置的配置示例＞

图9是说明了根据本实施例的有关半导体器件的电路的第三布置的一个示例配置的图。

以下将描述图6和图7中的半导体器件100A和100B与图9中的半导体器件100C之间的差别。

即，对于第二芯片120C，取代采样开关和量化器，提供了比较器124(-0，-1，…)和计数器125(-0，-1，…)。

对于第二芯片120C，比较器124比较通过TCV 114传输的斜坡信号RAMP和传感器信号，以便从电压轴转换为时间轴，然后由计数器125量化时间信息。

图10是说明了在这一情况下可以使用与图7中的原理相同的原理来降低来自相邻列的干扰的图。对于图9中的配置，通过与斜坡信号RAMP的比较来执行AD转换操作，然后在计数器125处将该时间转换为数字值。因此，在不操作斜坡波和计数器125的时间期间不将信号输入AD转换器。

如图10中所示的，通过在已经充分稳定了信号输出LSGO-N之后开始斜坡波的转换和计数器的操作，可以减少与图7中的情况类似的因来自相邻TCV的干扰所产生的错误。

＜2.固态成像设备的综述＞

将描述为用作根据本实施例的半导体器件的示例的固态成像设备的CMOS图像传感器的一个配置示例。

＜2.1固态成像设备的基本配置示例＞

图11是说明了根据本实施例的固态成像设备(CMOS图像传感器)的基本配置的一个示例的图。

图11中的CMOS图像传感器200包括像素部分210、行选择电路(Vdec)220、以及列读取电路(AFE)230。

另外，由行选择电路220和列读取电路230形成像素信号读取单元。

采用了图5中的层叠结构，用于用作半导体器件的CMOS图像传感器200。

根据本实施例以及所述层叠结构，基本将像素部分210布置在第一芯片110上，且将形成像素信号读取单元的行选择电路220和列读取电路230形成在第二芯片120上。

另外，经由在第一芯片110上形成的TCV，在第一芯片110和第二芯片120之间交换像素驱动信号、来自像素(传感器)的模拟读取信号、电源电压等。

在像素部分210中，按M个行×N个列而二维地(矩阵)布置多个像素电路210A。

图12是说明了根据本实施例的由4个晶体管配置的CMOS图像传感器的像素的一个示例的图。

例如，像素电路210A包括由光电二极管(PD)构成的光电转换元件(以下，将其称为PD)211。

另外，像素电路210A包括作为用于每一光电转换元件(光接收单元)211的有源元件的4个晶体管，即，传送晶体管(传送门)212、复位晶体管213、放大晶体管214和选择晶体管215。

光电转换元件211将入射光光电地转换为相应于光量的电压的量(在这一情况下为电子)。

用作传送元件的传送晶体管212被连接在光电转换元件211和用作输入节点的浮动扩散FD之间，并且经由传送控制线LTRG被供应有作为至门电路(传送门)的控制信号的传送信号TRG。

因此，传送晶体管212将由光电转换元件211光电转换的电子传送到浮动扩散FD。

复位晶体管213被连接在供应电源电压VDD的电源线LVDD和浮动扩散FD之间，并且经由复位控制线LRST供应作为至门电路的控制信号的复位信号RST。

于是，用作复位元件的复位晶体管213将浮动扩散FD的电位复位为电源线LVDD的电位。

用作放大元件的放大晶体管214的栅极被连接到浮动扩散FD。即，浮动扩散FD用作被用作放大元件的放大晶体管214的输入节点。

放大晶体管214和选择晶体管215被串行地连接在信号线LSGH和供应电源电压VDD的电源线LVDD之间。

按照这一方式，经由选择晶体管215将放大晶体管214连接到信号线LSGH，并且配置在像素部分外部的源极跟随器和恒流源IS。

经由选择控制线LSEL将作为相应于地址信号的控制信号的选择信号SEL供应给至选择晶体管215的栅极，以接通选择晶体管215。

当接通选择晶体管215时，放大晶体管214放大浮动扩散FD的电位，并且向信号线LSGN输出相应于这一电位的电压。将经由信号线LSGN从每一像素输出的电压输出到列读取电路230。

可以针对每一像素行同时地执行这些操作，因为以行为单位连接了传送晶体管212、复位晶体管213、以及选择晶体管215的栅极。

以作为一组的像素阵列中的每一行为单位布线在像素部分210中布线的复位控制线LRST、传送控制线LTRG、以及选择控制线LSEL。

每M个，提供控制线LRST、LTRG、以及LSEL中的每一控制线。

由行选择电路220驱动复位控制线LRST、传送控制线LTRG、以及选择控制线LSEL。

如以上所描述的，将具有如此配置的像素部分210形成在包括信号布线和控制布线的第一芯片110上。

根据本实施例，将在第一芯片110上布置的放大晶体管214和形成源极跟随器的恒流源IS设置在第二芯片120侧。

行选择电路220控制按像素部分210中的任意数量的行中布置的像素的操作。行选择电路220经由控制线LSEL、LRST、以及LTRG控制像素。

例如，行选择电路220通过根据快门模式切换信号，在进行曝光的滚动快门方法和在像素驱动之前进行曝光的全局快门方法之间，每行切换该曝光方法，来执行像素驱动控制。

列读取电路230经由信号线LSGN接收行选择电路220所读取和所控制的像素行的数据，并且将其传送到下游信号处理电路。

列读取电路230包括CDS电路和模拟-数字转换器(ADC)。

＜2.2配备了并行列ADC的固态成像设备的示例总体配置示例＞

图13是说明根据本实施例的配备了并行列ADC的固态成像设备(CMOS图像传感器)的一个示例配置的方框图。

图14是更具体地说明配备了图13中的并行列ADC的固态成像设备(CMOS图像传感器)的主要部分的方框图。

如图13和图14中所示，固态成像设备300包括作为成像单元的像素部分310、垂直扫描电路320、水平传送电路330、时序控制电路340、以及作为像素信号读取单元的列ADC 350。将像素信号读取单元配置为包括垂直扫描电路320以及其它部件。

固态成像设备300包括含D/A转换器361的DAC和偏置电路360、放大器电路(S/A)370、以及信号处理电路380。

在这些配置元件中，由模拟电路配置像素部分310、垂直扫描电路(行选择电路)320、列ADC 350、DAC和偏置电路360、以及放大器电路(S/A)370。

由数字电路配置时序控制电路340和信号处理电路380。

如以上所描述的，根据本实施例的列ADC 350具有含以下特性的配置。

列ADC 350包括这样一个配置：其从按阵列布置的多个计数器的码偏移路径和时钟供应路径获取逻辑和(OR)，并且在计数器时钟供应之前执行伪计数操作，以有意地偏移计数开始码。

因此，通过分散计数操作期间所消耗的电流，可以降低IR降的量，并且能够减轻计数器特性的劣化，从而提高了图像质量。

有意地偏移计数开始码的好处包括IR降的减少、电源中的波动量的降低、以及以低电源电压的操作的能力的提高。

如以下将加以描述的，有意地偏移计数开始码的控制十分简单，并且在计数操作之外的周期期间被处理，从而不影响计数器特性，并且能够简单维护。

另外，不必为每一个阵列提供电路，因此几乎不对尺寸产生影响。

例如，像素部分310包括其中按图12中所示的m个行和n个列的二维矩阵布置像素的内部像素放大器和光电转换(光电二极管)。

另外，固态成像设备300还被配置了作为控制电路的以下电路，用于从像素部分310顺序地读取信号。

即，固态成像设备300被配置了用作生成内部时钟的控制电路的时序控制电路340、控制行地址和行扫描的垂直扫描电路(行选择电路)320、以及控制列地址和垂直扫描的水平传送电路330。

时序控制电路340生成用于像素部分310、垂直扫描电路320、水平传送电路330、列ADC 350、DAC和偏置电路360、以及信号处理电路380进行信号处理的时序信号。

另外，时序控制电路340包括PLL电路341。

例如，PLL电路341按900MHz的频率生成用于列ADC 350的计数操作中的参照时钟PLLCK。

PLL电路341向时钟供应线LCK进行输出，时钟供应线LCK向列ADC350中多个列中的每一个列中布置的格雷码计数器或者满比特二进制计数器供应时钟。

像素部分310通过使用线快门进行光子积累和抽取，来针对每一个像素光电转换视频和屏幕图像，并且将模拟信号VSL输出到用作列处理电路组的列ADC 350。

列ADC 350使用参照信号(斜坡信号)RAMP以每一列为单位对像素部分310的模拟输出进行AD转换，执行数字CDS，并且输出多比特的数字信号。

水平传送电路330针对多个通道执行同时并行传送，以确保传送速率。

下游信号处理电路380纠正垂直线缺陷和点缺陷，并且进行信号钳位(clamp)处理、并行-串行转换、压缩、编码、加法、平均、间歇(intermittent)操作、以及其它信号处理。

对于根据本实施例的固态成像设备300，将来自信号处理电路380数字输出作为ISP和基带LSI输入而发送。

以下，将详细描述其配置具有根据本实施例的特性的列ADC 150的配置与功能。

＜2.3第一列ADC的基本配置示例＞

图15和图16是说明了根据本实施例的第一列ADC(列A/D转换器)350A的基本配置的示例的图。

由于通常的列ADC中所消耗的大多数电能源于每一列中的脉动计数器的低比特，所以第一列ADC 350A被配置如下。

第一列ADC 350A不执行每一列中的低比特计数器操作，而采用这样一种配置：其中，按每一列，锁存来自N比特格雷码计数器的输出码，该N比特格雷码计数器与参照时钟PLLCK同时地计数、并且在每若干列一个的布置输出码中被提供。从而，确定了AC转换值。

对于根据本实施例的第一列ADC 350A，仅将时序控制电路340中PLL电路341所生成的参照时钟PLLCK输入到格雷码计数器的若干单元中。

因此，布线负荷轻，并且能够提高操作频率。

根据本实施例，把计数开始码偏移单元410布置在至格雷码计数器的时钟输入线上，从而能够用码偏移路径来有意地偏移计数开始码，以在时钟供应之前执行伪计数操作。

另外，对于根据本实施例的列ADC 350A，所消耗的电能可以被轻微抑制，因为不是每一列都执行低比特计数操作。

关于第一列ADC 350A和计数器的高比特，可以使用对于计数器输出的第N比特的码(时钟)来进行脉动计数器操作。

因此，可以进行列间数字相关双采样(CDS)，这能够抑制水平传送布线面积。

另外，第一列ADC 350A还可以具有这样的配置：其通过在列内布置加法器或者类似的设备来在与被锁存的低比特相关的列内执行所谓的垂直(V)方向加法。

根据本实施例的第一列ADC 350A能够将所消耗的电能抑制到与具有相同时间分辨率的满比特脉动计数器方法相比的大约1/8。

根据本实施例的第一列ADC 350A被配置为具有N个低比特和M个高比特的ADC。

根据本实施例的第一列ADC 350A被配置为具有例如5个低比特和10个高比特的ADC。

第一列ADC 350A包括含有多个列的多个ADC块351-0～350-P。即，列ADC 150A被划分为多个ADC块，每一个块包括多个列。

第一列ADC 350A被设置为在每个ADC块350-1～350-P中具有格雷码计数器300-1～300-P之一。格雷码计数器300-1～300-P用作码转换计数器。

每一个列被设置有列处理单元500，列处理单元500针对每一个列执行比较处理、低比特锁存、以及高比特计数操作。

列处理单元500包括比较器510，其比较器510对参照信号RAMP(Vslop)和模拟信号VSL进行比较，其中，参照信号RAMP放大器(Vslop)是改变倾斜度并且由DAC 161生成的斜坡波形，模拟信号VSL是经由垂直信号线LGSN从每一条行线中的像素获得的。

列处理单元500包括针对低N个比特的低比特锁存器单元520，该低比特锁存器单元520接收来自比较器510的输出以及来自格雷码计数器400-1～400-P的计数结果，并且锁存该计数值。

列处理单元500包括针对高位比特的高比特计数器单元530，该高比特计数器单元530从低比特锁存器单元520接收来自锁存器电路的针对最高有效低比特的锁存输出，并且执行计数操作。

另外，列处理单元500还包括比特不一致性防止电路540，以防止用于最高有效低比特的锁存器电路和用于最低有效高比特的脉动计数器电路的输出之间的比特的不一致性。

锁定计数器单元由低比特锁存器单元520和高比特脉动计数器530形成。

另外，第一计数器由格雷码计数器400和低比特锁存器单元520形成，第二计数器由高比特脉动计数器530形成。

根据本实施例，将参照信号RAMP作为例如随时间线性变化、并且依赖于电压值的斜坡波形来生成。

每一个列处理单元500中的比较器510将这一参照信号RAMP与从根据像素部分310中所指定的地址的像素在垂直信号线LSGN上所读取的模拟信号VSL进行比较。

在这一情况下，比较器510输出在高电平处的输出信号VCO，直至参照信号PAMP与模拟信号VSL相匹配，然后，当这两个信号匹配时，将输出信号VCO从高电平改变为低电平。

根据本实施例，来自比较器510的输出信号VGC的改变用作对操作用于低比特锁存器单元520中的格雷码GC[0]～GC[4]的锁存的触发。

＜2.4格雷码计数器的配置示例＞

每一个格雷码计数器400接收以例如频率fn(MHz)的参照时钟PLLCK，参照时钟PLLCK由时序控制电路140中的PLL电路141生成，并且在时钟供应线LPLLCK上传播，而且每一个格雷码计数器400还生成作为数字码的N比特格雷码GC。

形成N比特格雷码GC，作为在仅一个比特的逻辑[0]和逻辑[1]之间转变的码。

根据本实施例的格雷码计数器400接收以频率fn的参照时钟PLLCK，执行计数操作，并且根据所划分的频率生成5比特(＝N)格雷码GC[0]～GC[4]。

格雷码计数器400生成以频率(1/2)fn的最低有效格雷码GC[0]、以频率(1/4)fn的格雷码GC[1]、以及以MHz为单位的频率(1/8)fn的格雷码GC[2]。

格雷码计数器400生成以频率(1/16)fn的格雷码GC[3]和最高有效格雷码GC[4]。

每一个格雷码计数器400将所生成的格雷码供应到针对在所述ADC块150-1～150-P中包括的多个列的部分的低比特锁存器单元520。

格雷码计数器400在输入参照时钟PLLCK的下降沿生成二进制码PG[0]～PG[4]，并且生成输入时钟和二进制码PG[0]～PG[4]。

接下来，其按与参照时钟PLLCK相同的频率和所反转的信号XCK将每一个比特与时钟CK重新同时，并且输出格雷码GC[0]～GC[4]。

每一个格雷码计数器400将所生成的格雷码供应到针对在所述ADC块150-1～150-P中包括的多个列的部分的低比特锁存器单元520。

[参照时钟PLLCK的传输]

根据本实施例，采用了图7中所示的配置，以防止通过时钟供应线LCK传输的参照时钟PLLCK的占空比(duty)的劣化。

即，通过从遍及所有列的PLL电路141的输出单元中布线的主时钟供应线MLCK中的一个CMOS缓冲器，来逐一使用主反转器MIV作为重复器(repeater)。

另外，有选择地将用作反转电路的次反转器(secondary inverter)SIV布置在次(secondary)时钟供应线SLCK上，次时钟供应线SLCK分支到ADC块150-1～150-P中的每一个ADC块的格雷码计数器400，从而能够将参照时钟PLLCK供应作为正逻辑。

根据图7中的示例，未将次反转器SIV布置在次时钟供应线SLCK中，因为不存在通过用作针对ADC块150-1的格雷码计数器400-1上的重复器的主反转器MIV的通路。

根据图7中的示例，将次反转器SIV布置在次时钟供应线SLCK中，因为存在通过用作针对ADC块150-2的格雷码计数器400-2上的重复器的主反转器MIV的通路。

类似地配置其余的ADC块。

采用这样的配置，可以防止以频率fn(MHz)的高速参照时钟PLLCK的占空比的劣化，同时将其传输到作为供应目的地的格雷码计数器400，按50％来维持。

＜2.5有意地偏移计数器开始码的控制的综述＞

图17是说明了有意地偏移施加到第一列ADC的计数开始码的控制的一个具体的时序图的图。

图18是概念性地说明了当数千列通过偏移图17中所示的时序来同时和并行地操作时平均和降低瞬时电流的情况的图。

图19是描述了当通过偏移图17中所示的时序按阵列布置的计数器同时地操作时平均电流降的图。

图20是说明了作为比较的当控制有意地偏移计数开始码时具体的时序图的图。

在计数器电路(根据本实施例的格雷码计数器)的复位时刻之后，有意地偏移计数开始码的控制预先输入针对用作一个组的多个列的一组中的每一个列的不同的脉冲值，这是偏移计数开始码的一种简单的方法。

在这一情况下，例如，在时序控制电路340的控制下，以不同的脉冲值将所生成的开始码偏移脉冲SPP供应到每一个计数开始偏移单元410。

由于这一控制以及如图18和图19中所示的，对于使用低比特格雷码和高比特二进制码的合成计数器，将时钟反射(reflect)时序分配给相应于多个列的计数器电路的高比特二进制码。因此，可以抑制计数期间的功率波动。

另外，按同样的方式分配将相应于多个列的计数器电路(根据本实施例的格雷码计数器)从全0改变为全1的同时操作的时序，从而具有最高有效功率波动。

这一点对使用低比特格雷码和高比特二进制码的合成计数器与满比特二进制码计数器两者都是有利的。

顺便提及，如图20中所示的，当不执行有意地偏移计数开始码的控制时，存在以下缺点。

如图3和图4中所示的，因功率波动△I，出现了与列A/D转换器相关的相当大的内部电源电压波动，其中，功率波动△I源于按阵列布置的计数器的同时操作所导致的IR降和包装(package)的L分量(＝-L×△di/△t)而出现。

如图3中所示的，由于数千列的同时和并行操作，列A/D转换器中的电流瞬时增加。

＜2.6计数器开始偏移单元的第一配置示例＞

图21是说明了根据本实施例的计数开始偏移单元的第一配置的示例的图。

图22是作为比较说明了当不等待计数开始偏移单元时的针对格雷码计数器的时钟供应单元的图。

为了便于理解，图21和图22中所示的示例包括两个格雷码计数器。

根据第一配置示例，将时钟供应路径LCK1和码偏移路径LSPP1提供在格雷码计数器(计数器电路)中，设置逻辑和(OR)电路411-1和-2，以使能计数开始偏移电路410A-1和410A-2的两条路径上的逻辑和。

另外，将具有不同脉冲值的外部生成的码偏移脉冲SPP1和SPP2传播到相应于每组的每个码偏移路径LSPP1-1和PSPP1-2。根据图21中的示例，码偏移脉冲SPP1的脉冲值为2，码偏移脉冲SPP2的脉冲值为1。

按照这一方式，根据第一配置示例，从按阵列布置的多个计数器的码偏移路径和时钟供应路径中进行逻辑OR(或)，并且在计数器时钟供应之前执行伪计数操作，以有意地偏移计数开始码。

根据第一配置示例，对于针对低比特格雷码和高比特二进制码的合成计数器，通过这一控制，将时钟反射时序分配给相应于多个列的计数器电路的高比特二进制码。于是，能够抑制在计数期间的功率波动。

另外，按同样的方式分配将相应于多个列的计数器从全0改变为全1的同时操作的时序，这具有最高有效功率波动。

顺便提及，如图22中所示的以及根据不包括计数开始偏移电路的配置，不执行伪计数操作，因此按阵列布置的格雷码计数器400同时地并行操作。于是，因功率波动△I，出现了与列A/D转换器相关的相当大的内部电源电压波动，其中，功率波动△I源于因此所导致的IR降和包装的L分量(＝-L×△di/△t)而出现。

由于数千列的同时和并行操作，列A/D转换器中的电流瞬时增加。

＜2.7计数开始偏移单元的第一配置示例＞

图23是说明了根据本实施例的计数开始偏移单元的第二配置的示例的图。

根据第二配置示例，将包括多个脉冲的码偏移脉冲SPP10传播到主码偏移路径MLSPP1。

主码偏移路径MLSPP1分支到在针对每组的OR电路411-1和-2的输入阶段处的次码偏移路径SLSSP1-1和-2。

根据图23中的配置，还设置了脉冲值调整单元412-1，421-2，…，以在主码偏移路径MLSPP1的分支的区域之前调整(删除)脉冲的数目。

对于图23中的配置，例如，在时序控制电路340的控制下，将例如16个码偏移脉冲SPP10的脉冲值传播到主码偏移路径MLSPP1。然后，例如，由第一阶段脉冲值调整单元412-1去除两个脉冲，然后将码偏移路径的14个脉冲分支到次码偏移路径SLSSP1-1，并且将它们供应到OR(或)电路411-1。

下一阶段脉冲值调整单元412-2将其中脉冲值已经被减少至14的码偏移脉冲SPP10进一步减少例如两个脉冲，然后将码偏移路径的12个脉冲分支到次偏移路径SLSSP1-2，并且将它们供应到OR电路411-2。

按照这一方式，根据第二配置示例，在每一分支处减少脉冲值，并且在将计数器时钟供应之前执行伪计数操作，以有意地偏移计数开始码。

图24是说明根据本实施例的在计数开始偏移单元中包括脉冲计数调整单元的具体配置的示例的电路图。

将与图24中的计数开始偏移单元410C相关的脉冲值调整单元412配置为包括级联触发器(FF)4121和4122、以及2-输入AND(逻辑积)电路4123。

对于脉冲值调整单元412，将触发器4121和4122的负时钟输入端连接到传播码偏移脉冲SPP10的主码偏移路径MLSSP1。

对于触发器4121，将D输入连接到电源电位VDD，将Q输出连接到下一阶段触发器4122的D输入，以及将触发器4122的输出连接到AND电路4123的一个输入。

另外，将AND电路4123的另一输入和输出连接到主码偏移路径MLSPP1。即，将AND电路4123插入主码偏移路径MLSPP1中。

具有这样配置的计数开始偏移单元410C十分简单，并且对尺寸的影响很小，因为将触发器4121和4122所配置的使能器(enabler)和OR电路411按每组一个单元来设置。

图24中的示例为一个简单的电路配置，其中，将外部生成的单脉冲输入到仅组1，然后，在向下游传送之前，内部地减小脉冲值。

尽管所述示例描述了这样一种情况：其中，如第二配置示例一样，逐渐减小脉冲，然而本技术也可以采用逐渐增大脉冲的配置。

[当采用有意地偏移计数开始码的控制时的CDS读取方法]

图25(A)和(B)是示意性地说明了当采用和不采用有意地偏移计数开始码的控制时的CDS读取方法的图。

图25(A)说明了当不采用有意地偏移计数开始码的控制时的情况，图25(B)说明了当采用有意地偏移计数开始码的控制时的情况。

通过在读取该参照之前实现复位(图中的第一控制)，然后在读取后传送信号之前实现控制(图中的第二控制)，有意地偏移计数开始码以仅读取原始信号的控制是可能的。

＜2.8低比特锁存器单元和高比特脉动计数器的配置示例＞

低比特锁存器单元520包括由锁存格雷码计数器400针对所述ADC块150-1～150-P所生成的作为触发的格雷码GC[0]～GC[4]、以将比较器510针对所述列的输出反转至低电平的功能。

图26是说明了根据本实施例的格雷码计数器的输出与低比特锁存器单元和高比特脉动计数器的基本布置之间的关系的图。

图28是说明了根据本实施例的锁存到低比特锁存器单元和高比特脉动计数器的格雷码的输出的示例的图。

[低比特锁存器单元的配置示例]

在每一列中设置的低比特锁存器单元520包括锁存每个格雷码GC[0]～格雷码GC[4]的低比特锁存器电路(LTC)521～525(52N)与比较器输出与输入单元(VCO)526。

低比特锁存器电路521检索和锁存来自格雷码计数器400的格雷码GC[0]。

低比特锁存器电路522检索和锁存来自格雷码计数器400的格雷码GC[1]。

低比特锁存器电路523检索和锁存来自格雷码计数器400的格雷码GC[2]。

低比特锁存器电路524检索和锁存来自格雷码计数器400的格雷码GC[3]。

低比特锁存器电路525检索和锁存来自格雷码计数器400的格雷码GC[4]。

经由比特不一致性防止电路540，将作为最高有效部分的来自低比特锁存器电路525的输出供应到作为用于高M比特的高比特计数器单元530中的最高有效部分的脉动计数器CT 331。

另外，每个低比特锁存器电路521～525包括在针对CDS的P相位期间将输出锁存数据传送到数据传送线LTRF的功能。

在这一情况下，在下游信号处理电路380处执行P相位数据处理。

[延迟的VCO驱动]

图28(A)～(C)是描述了根据本实施例的延迟的VCO驱动、其是用于有关低比特锁存器单元的锁存处理中的优选驱动方法的图。

图28(A)示意性地说明了与一个ADC块相关的低比特锁存器单元。

图28(B)说明了当不延迟来自比较器510的输出信号VCO时针对正常VCO驱动的时序。

图28(C)说明了当延迟来自比较器510的输出信号VCO时针对延迟的VCO驱动的时序。

如图28(B)中所示，在不延迟来自比较器510的输出信号VCO时的正常VCO驱动的情况下，所消耗的电能相当大，因为锁存节点ND 522从信号VCO的下降沿的时刻开始轮换(toggle)，直至确定了数据。

如图28(C)中所示，在延迟来自比较器510的输出信号VCO时的延迟的VCO驱动的情况下，在信号VCO的下降沿的时刻之后n秒，锁存开始。因此，能够抑制所消耗的电能，因为在信号VCO的沿时刻之前，锁存节点522不轮换。

在延迟的VCO驱动的情况下，例如，在VCO输入单元526中设置延迟元件，从而使手动配置成为可能。

[高比特计数器单元的配置示例]

通过防止比特不一致性的比特不一致性防止电路540，将高比特计数器单元530布置到具有这样配置的低比特锁存器单元520的输出侧。

将高比特计数器单元530配置为具有级联的M(根据本实施例，M＝10)比特脉动计数器(二进制计数器)CT 531～CT 540。

按上-下(up-down)(U/D)计数器形成脉动计数器CT 531～CT 540。

如图9中所示的，在低比特锁存器电路525所锁存的格雷码GC[N(＝4)]的下降沿的时刻，由最低有效脉动计数器CT 531对高比特计数器单元530进行计数，其是低比特锁存器单元520中的最高有效部分。

接下来，在来自前一阶段脉动计数器CT 531的输出信号的下降沿的时刻，对下一阶段脉动计数器CT 532进行计数。

然后，在从前一阶段脉动计数器输出的信号的下降沿的时刻，类似地执行计数操作。

[脉动计数器的具体配置示例]

图29是说明根据本实施例的高比特脉动计数器的具体配置的示例的电路图。

图29中的高比特脉动计数器代表脉动计数器CT 531～CT 540的公共电路配置。

在这一情况下，将作为示例地描述脉动计数器531。

脉动计数器CT 531由触发器FF 531和设置到触发器FF 531的时钟输入阶段的ORNAND门ORNA 531来配置。

将前一阶段进位输出(carry out)COUT输入到ORNAND门ORNA 531的OR门OR 531的第一输入端，作为进位输入(carry in)CIN(时钟输入)，并且将第一外部控制信号HLDCK供应到第二输入端。

将OR门OR 531的输出供应到NGND门NA 531的第一输入端，并且将第二外部控制信号xRVDCK供应到第二输入端。

将NGND门NA 531的输出连接到触发器FF 531的时钟节点ND 531。

当ORNAND门ORNA 531的输出节点ND 531处于低电平时，将来自输出节点ND 532的锁存数据供应到触发器FF 531的Q输入侧。

对于触发器FF 531，当节点ND 531处于高电平时，来自输出节点ND 532的锁存数据具有与Q输入侧的电平相反的电平。

当切换P相位和D相位时，具有如此配置的脉动计数器CT 531还具有数据反转功能。

图30是描述了当切换有关图29中的脉动计数器CT 531的P相位和D相位时的数据反转功能的图。

在P相位期间的数据相应于第一数据，在D相位期间的数据相应于第二数据。

图29中的脉动计数器CT 531从外部直接控制每一比特的时钟线，从而能够通过仅对所希望的上升或者下降沿一次实施的加法用于计数操作(数据反转)来实现所有比特的数据反转。

根据本实施例，可以通过在将第一外部控制信号HLDCK维持在高电平的状态下将第二外部控制信号xRVDCK从高电平切换为低电平，将节点ND531的电平从低电平切换为高电平。

因此，可以反转数据。

图31是说明了当级联4个脉动计数器时包括输出数据的状态转变的时序图的示例的图。

根据这一示例，执行求和(count-up)操作，并且在将第一控制信号HLDCK维持在高电平的状态下将第二外部控制信号xRVDCK从高电平切换为低电平，以在计数值变为[6]之后，进行数据反转。

于是，从[-7]切换向下计数。

按照这一方式，高比特计数器530包括针对每一列执行高比特CDS处理的功能。

因此，对于每个列处理单元500，将格雷码GC[0]～GC[4]的低5(N)个比特的锁存的数据输出到数据传送线LTRF，高10(M)个比特的每一列中的由脉动计数器通过CDS处理的数据也被输出到数据传送线LTRF。

经由数据传送线LTR将所述数据供应到信号处理电路180，其中执行完整的CDS。

图32是示意性地说明了根据本实施例的有关下游信号处理单元的CSD计算处理的图。

图33是说明了根据本实施例的二进制数据和格雷码的CSD计算处理的具体示例的图。

已经参照图25描述了有意地偏移计数开始码的控制，因此，为了简化，将省略对于以下CSD计算处理的描述。

如图32中基本说明的，将由CDS先前所处理的二进制数据的高比特BIN[14:5]、P相位格雷码GC_P[4:0]、D相位格雷码GC_D[4:0]输入到信号处理电路380。

信号处理电路380包括将格雷码转换为二进制码的转换电路181。

转换电路381将P相位格雷码GC_P[4:0]转换为二进制码BCP[4:0]。

转换电路381将D相位格雷码GC_D[4:0]转换为二进制码BCD[4:0]。

信号处理电路380在加法单元382中将高比特BIN(二进制)[14:5]和D相位二进制码BC_D[4:0]相加。

另外，信号处理电路380还在减法单元383中从加法单元382的加法结果S182减去P相位二进制码BC_P[4:0]。

而且，通过在加法单元384中将初始值FV(根据本实施例，为32)与来自减法器的减法结果相加，信号处理电路380获得了CDS计算所完整处理的数据CDS_DATA[14:10]。

根据图33中的示例，从复位的初始值-32开始执行P相位和D相位计数，以最终在信号处理电路(DPU)380中对低格雷码执行以上所提到的CDS计算。

这一计算可以被表示如下。

CDS数据＝二进制数据+D相位格雷数据-P相位格雷数据+32数字(digit)

即，

CDS_DATA[14:0]

＝BIN[14:5]+BC_D[4:0]-BC_P[4:0]+32

另外，还能够进行这样的配置：通过将在这些列中的低比特锁存器电路521～525的锁存数据相加，来执行CDS处理。

图34是说明对针对低比特锁存器电路的列中的锁存数据进行相加处理和CDS处理的CDS处理单元的示例配置的电路图。

除了码锁存器单元CLT 521～LT52N(在这一情况下，例示了直至CLT523)，CDS处理单元527包括作为上-下计数器的触发器FF 521、FF 522、以及FF 523(FF 524和FF 525)。

CDS处理单元527包括作为码转换电路的2输入NAND门NA 521、NA522、NA 523(NA 524和NA 525)、以及EXOR门EX 521和EX 522(EX 523和EX 524)。

这一处理单元将最低有效低比特锁存器电路521中码锁存器单元CL 521所锁存的格雷码GC[0]用作二进制码BD[0]，而不进行任何改变。

将最低有效二进制码[0]供应到NAND门NA 521的第一输入端。将脉冲信号CNTPLS[0]供应到NAND门NA 521的第二输入端。

将NAND门NA 521的输出端连接到触发器FF 521的端RCK。

另外，将触发器FF 521的反向输出端XQ连接到触发器FF 521的数据输入端D和下一阶段触发器FF 522的时钟端。

当锁存数据从0变为1时，触发器FF 521输出进位(carry)。

通过取这一阶段中所锁存的格雷码GC和前一阶段的二进制码BD的异或(exclusive logical sum，EXOR)，将包括最低有效比特的低比特转换为二进制码BD[1]～BD[5]。

即，通过在EXOR门EX 521处取前一阶段二进制码BD[0]的EXOR，将被锁存至低比特锁存器电路522中的码锁存器单元CLT 522的格雷码GC[1]转换为二进制码BD[1]。

将最低有效二进制码[1]供应到NAND门NA 522的第一输入端。将脉冲信号CNTPLS[1]供应到NAND门NA 522的第二输入端。

将NAND门NA 522的输出端连接到触发器FF 522的端RCK。

另外，将触发器FF 522的反向输出端XQ连接到触发器FF 522的数据输入端D和下一阶段触发器FF 523的时钟端。

当锁存数据从0变为1时，触发器FF 522输出进位。

即，通过在EXOR门EX 522处取前一阶段二进制码BD[1]的EXOR，将被锁存至低比特锁存器电路523中的码锁存器单元CLT 523的格雷码GC[2]转换为二进制码BD[2]。

将最低有效二进制码[2]供应到NAND门NA 523的第一输入端。将脉冲信号CNTPLS[2]供应到NAND门NA 523的第二输入端。

将NAND门NA 523的输出端连接到触发器FF523的端RCK。

另外，将触发器FF 522的反向输出端XQ连接到触发器FF 522的数据输入端D和下一阶段触发器FF 523的时钟端。

当锁存数据从0变为1时，触发器FF523输出进位。

接下来，在针对低比特锁存器电路524和525的阶段中执行同样的处理。

另外，逐一顺序地输入脉冲信号CNTPLS[0]、[1]、[2]、[3]、以及[4]。

如以上所描述的，通过采用有意地偏移计数开始码的控制，根据本实施例的第一列ADC可以获得以下所例示的优点。

即，根据本实施例，减少了因计数器操作所导致的IR降的量，减小了电源电压的波动量，并且很容易地实现了按低电源电压的操作。

例如，所述配置可以包括从按阵列布置的多个计数器的码偏移路径和时钟供应路径中得到的逻辑和(logical sum)(OR)，并且在计数器时钟供应之前执行伪计数操作，以有意地偏移计数开始码。

因此，通过分散计数操作期间所消耗的电流，可以降低IR降的量，并且能够减轻计数器特性的劣化，从而提高图像质量。

通过有意地偏移计数开始码，好处包括IR降的减少、电源中的波动量的降低、以及按低电源电压的操作的能力的提高。

优点包括通过有意地偏移计数开始码来分配瞬时电流△I的波峰的能力、以及避免因添加焊点所导致的芯片尺寸增大。

有意地偏移计数开始码的控制十分简单，并且在计数操作之外的周期期间进行处理，从而不影响计数器特性，并且能够简单维护。

另外，不必为每个阵列提供电路，因此几乎不对尺寸产生影响。

由于正常列ADC中所消耗的大多数电能源于每一列中的脉动计数器的低比特，所以将根据本实施例的第一列ADC 350配置如下。

列ADC 350不执行每一列中的低比特计数器操作，而采用这样一种配置：从N比特格雷码计数器400输出码，其中，N比特格雷码计数器400与参照时钟PLLCK同时地计数，并且按每若干列一个的布置被提供，并且按每一列锁存这些输出的码。因此，确定了AC转换值。

对于根据本实施例的列ADC 350，仅将时序控制电路340中的PLL电路所生成的参照时钟PLLCK输入到格雷码计数器的几个单元。

因此，布线负荷轻，并且能够增加操作频率。

另外，对于根据本实施例的列ADC 350，所消耗的电能可以被轻微抑制，因为不是每一列都执行低比特计数操作。

对于第一列ADC 350和计数器的高比特，可以使用针对N个比特的计数器输出的码(时钟)执行脉动计数器操作。

因此，可以按列执行数字CDS，从而能够抑制水平传送布线面积。

另外，列ADC 350还可以具有这样的配置：通过在列内布置加法器或者类似的设备，在列内执行与被锁定的低比特相关的所谓的垂直(V)方向加法。

与使用相同时间分辨率的满比特脉动计数器方法相比，根据本实施例的列ADC 350能够将所消耗的电能抑制到所述满比特脉动计数器方法的大约1/8。

根据本实施例，可以防止因格雷和二进制比特中的不一致性所导致的计数器的不正确的计数，这是格雷码和二进制码的合成计数器方法的特征。

＜2.8第一列ADC的基本配置示例＞

接下来，将描述被配置为包括满比特二进制码计数器的第二列ACD(列A/D转换器)。

图35是说明了图13中的配备了并行列ADC的固态成像设备(CMOS图像传感器)的另一主要部分的示例配置的图，并且还是说明了根据本实施例的第二列ADC(列A/D转换器)的基本配置示例的图。

将参照数字650施加到第二列ADC 350B的配置，用于与图35相关的描述。

将第二列ADC 650(350B)设置为具有单斜率ADC的多个阵列，其包括比较器651、计数器652、以及锁存器653。

比较器651将参照电压Vslop与模拟信号进行比较，所述参照电压Vslop是其中参照电压逐步变化的由DAC 361所生成的斜坡波形(RAMP)，所述模拟信号是经由垂直信号线LSGN从按每条行线的像素获得的。

计数器652计数比较器651的比较时间。

第二列ADC 650包括转换n比特的数字信号的功能，按每条垂直信号线(列线)来设置，并且由并行列ADC块来配置。

例如，将来自每一锁存器653的输出连接到水平传送线LTRF，水平传送线LTRF具有2n个比特的宽度。

另外，相应于水平传送线LTRF布置2n个放大器电路370和信号处理电路380。

由按列布置的比较器651将从信号线LSGN所读取的模拟信号(电位Vsl)与参照电压Vslop(具有变化的倾斜度的倾斜波形)进行比较。

在这一情况下，每列布置的计数器652类似于比较器651而操作，并且通过获取和改变具有与电位Vslop的一一对应关系的计数器值，将来自信号线LSGN的电位(模拟信号)VSL转换为数字信号，其中，电位Vslop是斜坡波形RAMP。

参照电压Vslop的变化将在电位上的变化转换为在时间上的变化，从而通过某一频率(时钟)计数所述时间，来被转换为数字信号。

当模拟电信号VSL和参照电压Vslop改变时，比较器651的输出反转，针对计数器652的输入时钟停止，然后完成了AD转换。

在完成了AD转换周期之后，由水平传送电路330通过放大器电路370将存储在锁存器353中的数据输入到信号处理电路380，并且生成二维图像。

按照这一方式执行并行列输出处理。

按与第一列ADC 350A一样的方式，也将有意地偏移计数开始码的控制应用于第二列ADC 650。

图36是说明了应用于第二列ADC的有意地偏移计数开始码的控制的具体的时序图的图。

有意地偏移计数开始码的控制与参照图17所描述的第一列ADC的情况基本相同。

即，在针对计数器电路的复位时刻之后，有意地偏移计数开始码的控制针对用作一个组的多列的组的每一个预先输入不同的脉冲值，这是一种偏移计数开始码的简单的方法。

例如，在这一情况下，在时序控制电路340的控制下，将所生成的开始码偏移脉冲SPP供应到具有不同脉冲值的每一个计数开始偏移单元410C。

由于这一控制以及如图18和19中所示的，对于满比特二进制码计数器，将时钟反射(reflect)时序分配给相应于多个列的计数器电路的高比特二进制码。于是，可以抑制计数期间的功率波动。

另外，按同样的方式分配将相应于多个列的计数器电路(根据本实施例的格雷码计数器)从全0改变为全1的同时操作的时序，这具有最高有效功率波动。

这一点对针对低比特格雷码和高比特二进制码的合成计数器与满比特二进制码计数器都是有利的。

[计数开始偏移单元410C的第一配置示例]

图37是说明了适用于根据本实施例的第二列ADC的计数开始偏移单元的第一配置的示例的图。

所述第一配置示例与图21中的配置类似。

即，图21中的配置被提供为在计数器电路中具有时钟供应路径LCK1和码偏移路径LSPP1，并且设置逻辑和(OR)电路411-1和411-2，以实现对计数开始偏移电路410C-1和410C-2的两条路径上的逻辑和。

在这种情况下，将省略详细的描述。

[计数开始偏移单元410C的第二配置示例]

图38是说明了适用于根据本实施例的第二列ADC的计数开始偏移单元的第二配置的示例的图。

所述第二配置示例与图23中的配置类似。

根据第二配置实施例，将包括多个脉冲的码偏移脉冲SPP10传播到一条主码偏移路径MLSPP1。

主码偏移路径MLSPP1针对每组在OR电路411-1和-2的输入阶段处分支到次码偏移路径SLSSP1-1和-2。

根据图23中的配置，还设置了脉冲值调整单元412-1、412-2、…，以在主码偏移路径MLSPP1的所分支的区域之前调整(删除)脉冲的数目。

在这种情况下，将省略详细的描述。

[当采用有意地偏移计数开始码的控制时的CDS读取方法]

图39(A)和(B)是示意性地说明了当采用和不采用针对第二列ADC有意地偏移计数器开始码的控制时的CDS读取方法的图。

图39(A)说明了当不采用有意地偏移计数开始码的控制时的情况，图39(B)说明了当采用有意地偏移计数开始码的控制时的情况。

通过在读取参照(图中的第一控制)之前实现复位、读取后传送信号、然后实现针对D相位的偏移控制，有意地偏移计数开始码的控制以仅读取原始信号是可能的。

其原因在于，对于第二列ADC 650，在D相位处理结果返回至原始状态之前添加偏移控制。

通过采用有意地偏移计数开始码的控制，根据本实施例的第二列ADC可以获得类似于先前所描述的第一列ADC的优点的优点。

即，根据第二列ADC，降低了因计数器操作所导致的IR降的量，减小了电源电压的波动量，并且很容易地实现了按低电源电压的操作。

例如，所述配置可以包括从按阵列布置的多个计数器的码偏移路径和时钟供应路径中获取的逻辑和(OR)，并且在计数器时钟供应之前执行伪计数操作，以有意地偏移计数开始码。

因此，通过分散计数操作期间所消耗的电流，可以降低IR降的量，并且能够减轻计数器特性的劣化，从而提高了图像质量。

通过有意地偏移计数开始码，好处包括IR降的减少、功率波动量的降低、以及按低电源电压的操作的能力的提高。

优点包括通过有意地偏移计数开始码分配瞬时电流△I的波峰的能力、以及避免因添加焊点所导致的芯片尺寸增大。

有意地偏移计数开始码的控制十分简单，并且在计数操作之外的周期期间进行处理，这不影响计数器特性，并且能够简单维护。

另外，不必为每个阵列提供电路，因此几乎不对尺寸产生影响。

对于用作先前已描述的半导体器件的固态成像设备(CMOS图像传感器)300和300A，采用了图5中的层叠结构。

根据本实施例以及对于所述层叠结构，将像素部分310基本布置在第一芯片110上。

在第二芯片120上布置行选择电路320、水平传送电路330、时序控制电路340、列ADC 650(350)、DAC(斜坡信号生成器)361、放大器电路(S/A)370、信号处理电路380、以及水平传送线LTRF。

另外，经由在第一芯片110上形成的TCV，在第一芯片110和第二芯片120之间交换像素驱动信号、来自像素(传感器)的模拟读取信号、电源电压等。

＜3.1固态成像设备的第一布置的配置示例＞

将描述其中将配备了图35中的并行列ADC的CMOS图像传感器的配置元件布置在第一芯片和第二芯片上的配置示例。

图40是说明了有关根据本实施例的配备了并行列ADC的CMOS图像传感器的电路的第一布置的示例配置的图。

图40说明了二维地延伸的第一芯片110D和第二芯片120D，，且能够容易理解地具有层叠结构的第一芯片110A和第二芯片120A的电路和其它部分的布置。

图40中省略了时序控制电路340、放大器电路370、以及信号处理电路380。也将这些电路布置在第二芯片120D上。

对于先前所描述的层叠结构，将像素部分310基本上布置在第一芯片110D上。

在第二芯片120D上布置行选择电路320、水平传送电路330、时序控制电路340、第二列ADC 650中的比较器651、计数器652、锁存器653、和DAC(斜坡信号生成器)361。

另外，经由形成在第一芯片110D上的TCV，在第一芯片110D和第二芯片120D之间交换像素驱动信号、来自像素(传感器)的模拟读取信号、电源电压等。

根据本实施例，将布置在第一芯片110D上的放大晶体管等和形成源极跟随器的恒流源IS设置于第二芯片120D侧。

与图9中的示例布置配置相类似地设计图40中的示例布置配置。

对于图40中的固态成像设备(CMOS图像传感器)300B，传送控制信号TRG按与图5相关的第一时钟CLK 11相同的方式运作，其控制从行选择电路320输出的传送晶体管(传送开关)的接通/关闭。

当通过控制相应斜坡波形的生成时序，以等待一段时间，直至VSL[m]已充分稳定时，可以抑制如图6中所示的来自相邻TCV的干扰所导致的错误。

图41是说明了集中布置用于传输离散时间模拟信号的TCV和单独布置用于传输数字信号的TCV的示例的图。

通过实现诸如以上所描述的配置，可以抑制来自相邻TCV的干扰。

然而，例如，对于图40中的系统，来自行选择电路320的输出是用于接通和关闭开关的典型的数字信号，而且不容易减少这些信号对信号线LSGN[n]的干扰。

因此，根据本技术以及如图41中所示的，集中布置用于传输离散时间模拟信号的TCV以及单独布置用于传输数字信号的TCV是有效的。

根据图41中的示例，对于第一芯片110E，将针对数字信号的TCV布置区域710和720形成在图41中的像素部分310的左右两侧。

另外，将针对模拟信号的TCV布置区域730形成在图41中的像素部分310的下侧。

＜3.2固态成像设备的第二布置的配置示例＞

图42是说明了有关根据本实施例的配备了并行列ADC的CMOS图像传感器的电路的第二布置的示例配置的图。

图42中的CMOS图像传感器300C是具有多个像素公共的一个浮动扩散FD的像素部分310C的示例。

根据图42中的示例，浮动扩散FD、复位晶体管213、放大晶体管214、以及选择晶体管215对两个像素来说是公共的。

将每个像素配置为包括光电转换元件(光电二极管)211和传送晶体管212。

同样在这一情况下，将像素部分310基本上布置在第一芯片110F上，其它配置类似于图40中的配置。

＜3.3固态成像设备的第三布置的配置示例＞

图43是说明了有关根据本实施例的配备了并行列ADC的CMOS图像传感器的电路的第三布置的示例配置的图。

与图42中的情况相类似，图43中的CMOS图像传感器300D是具有多个像素公共的一个浮动扩散FD的像素部分310D的示例。

同样在这一情况下，将像素部分310D基本上布置在第一芯片110G上。

根据这一示例，将TCV 114G形成在公共区域的附近。

通过与形成在第一芯片110G和第二芯片120G上的连接电极的金属(例如，铜)的连接，来形成TCV 114G。通过TCV 114G将像素信号输出到信号线LSGN，至第二芯片120G侧的比较器651。

可以将具有诸如先前所描述的配置与优点的固态成像设备用作数字照相机或者摄像机的成像设备。

＜4.照相机系统的配置示例＞

图44是说明了根据本发明的实施例的固态成像设备所应用的照相机系统的示例配置的图。

如图44中所示的，照相机系统800包括可以根据本实施例的固态成像设备300所应用的成像设备810。

照相机系统800包括透镜820，该透镜820在成像表面上形成入射光(图像光)，例如，作为引导入射光到成像设备810的成像区域上(形成对象图像)的光学系统。

照相机系统800还包括驱动成像设备810的驱动电路(DRV)830和处理从成像设备830输出的信号的信号处理电路(PRC)840。

驱动电路830包括时序生成器(未在图中加以说明)，其生成各种时序信号，包括开始脉冲和时钟脉冲，以驱动成像设备810内部的电路，从而通过预先确定的时序信号来驱动成像设备810。

另外，信号处理电路840对从成像设备810输出的信号进行预定的信号处理。

例如，将信号处理电路840所处理的图像信号记录到诸如存储器的记录媒体。由打印机或者其它设备硬拷贝记录在记录媒体上的图像信息。另外，还将信号处理电路840所处理的图像信号作为运动图像显示在由液晶显示器或者其它设备所构成的监视器上。

如以上所描述的，通过将以上所描述的固态成像设备300作为成像设备810配备于诸如数字静态照相机或者其它设备的成像设备，可以获得高清晰度照相机。

另外，也可以将本技术配置如下。

(1)一种列A/D转换器，包括：

多个列处理单元，其包括将模拟信号转换为数字信号的模拟-数字(A/D)转换功能；

多个计数器，其配置为响应于参照时钟来生成数字码，并且相应于每一列或者一组列而被布置；以及

计数开始偏移单元，其配置为在将参照时钟供应到计数器之前在每一计数器中触发伪计数操作，并且针对所述多个计数器中的至少两个或者更多的计数器来偏移计数开始码。

(2)根据(1)的列A/D转换器，

其中，在将参照时钟供应到计数器之前，计数开始偏移单元将具有不同脉冲值的码偏移脉冲输入到每一个计数器中。

(3)根据(1)或者(2)的列A/D转换器，

其中，所述计数开始偏移单元包括逻辑电路，所述逻辑电路被配置为选择参照时钟和码偏移脉冲，并且将所选择的参照时钟和码偏移脉冲输入到计数器中。

(4)根据(3)的列A/D转换器，

其中，通过不同的码偏移路径中的每一条码偏移路径将具有不同脉冲值的码偏移脉冲供应到相应的逻辑电路。

(5)根据(3)的列A/D转换器，

其中，所述计数开始偏移单元包括脉冲值调整单元，所述脉冲值调整单元被配置为调整传播到码偏移路径的码偏移脉冲的脉冲值，并且将调整的脉冲值供应到相应的逻辑电路。

(6)根据(1)～(5)任何之一的列A/D转换器，

其中，码计数器通过基于参照时钟的计数处理来生成数字码，以及

其中，所述多个列处理单元中的每一个列处理单元包括：

多个比较器，其配置为将具有其中电压值随时间变化的斜坡波形的参照电压与输入电压进行比较，以及

锁定计数器单元，其配置为当反转了来自比较器的输出信号时，响应于用作触发的来自比较器的反转的输出信号，锁存码计数器所生成的数字码。

(7)一种列A/D转换方法，包括：

当针对每个包括将模拟信号转换为数字信号的模拟-数字(A/D)转换功能并且包括计数器的多个列处理单元执行AD转换时，

在将参照时钟供应到计数器之前在计数器中触发伪计数操作，并且针对所述多个计数器中的至少两个或者更多的计数器偏移计数开始码；以及

响应于计数器中的参照时钟来生成数字码，并且使用所述数字码执行AD转换。

(8)根据(7)的列A/D转换方法，

其中，将具有不同脉冲值的码偏移脉冲供应到相应的计数器。

(9)根据(8)的列A/D转换方法，

其中，通过不同码偏移路径中的每一条码偏移路径将具有不同脉冲值的码偏移脉冲供应到相应的计数器。

(10)根据(8)的列A/D转换方法，

其中，传播到码偏移路径的码偏移脉冲的脉冲值被调整，并且被供应到相应的计数器。

(11)一种固态成像设备，包括：

其中按矩阵布置了执行光电转换的多个像素的像素部分；以及

配置为以多个像素为单位从像素部分读取像素信号的像素信号读取单元，

其中，所述像素信号读取单元包括将所读取的模拟信号转换为数字信号的列A/D转换器，以及

其中，所述列A/D转换器包括

多个列处理单元，其包括将模拟信号转换为数字信号的模拟-数字(A/D)转换功能，

多个计数器，其配置为响应于参照时钟来生成数字码，并且相应于每一列或者一组列被布置，以及

计数开始偏移单元，其配置为在将参照时钟供应到计数器之前在计数器中触发伪计数操作，并且针对所述多个计数器中的至少两个或者更多的计数器来偏移计数开始码。

(12)一种固态成像设备，包括：

其中按矩阵布置了执行光电转换的多个像素的像素部分；

其配置为以多个像素为单位从像素部分读取像素信号的像素信号读取单元；

第一芯片；以及

第二芯片，

其中，所述像素信号读取单元包括

将所读取的模拟信号转换为数字信号的列A/D转换器，

其中，所述列A/D转换器包括

多个列处理单元，其包括将模拟信号转换为数字信号的模拟-数字(A/D)转换功能，

多个计数器，其配置为响应于参照时钟来生成数字码，并且相应于每一列或者一组列被布置，以及

计数开始偏移单元，其配置为在将参照时钟供应到计数器之前在计数器中触发伪计数操作，并且针对所述多个计数器中的至少两个或者更多的计数器来偏移计数开始码，

其中，将第一芯片和第二芯片压焊在一起，具有层叠结构，

其中，所述第一芯片被设置有像素阵列单元和传送时间离散化的模拟像素信号的信号线，

其中，所述第二芯片被设置有像素信号读取单元，以及

其中，通过通孔连接第一芯片和第二芯片之间的布线。

(13)根据(11)或者(12)的固态成像设备，

其中，在将参照时钟供应到计数器之前，所述计数开始偏移单元将具有不同脉冲值的码偏移脉冲输入到每计数器中。

(14)根据(11)～(13)任何之一的固态成像设备，

其中，计数开始偏移单元包括逻辑电路，所述逻辑电路被配置为选择参照时钟和码偏移脉冲，并且将所选择的参照时钟和码偏移脉冲输入到计数器中。

(15)根据(14)的固态成像设备，

其中，通过不同的码偏移路径中的每一条码偏移路径将具有不同脉冲值的码偏移脉冲供应到相应的逻辑电路。

(16)根据(14)的固态成像设备，

其中，所述计数开始偏移单元包括脉冲值调整单元，所述脉冲值调整单元被配置为调整传播到码偏移路径的码偏移脉冲的脉冲值，并且将调整的脉冲值供应到相应的逻辑电路。

(17)根据(11)～(16)任何之一的固态成像设备，

其中，所述码计数器通过基于参照时钟的计数处理来生成数字码，以及

其中，所述多个列处理单元中的每列处理单元包括：

多个比较器，其配置为将具有其中电压值随时间变化的斜坡波形的参照电压与输入电压进行比较，以及

锁定计数器单元，其配置为当反转了来自比较器的输出信号时，响应用作触发的来自比较器的反转的输出信号，锁存码计数器所生成的数字码。

(18)一种照相机系统，包括：

固态成像设备；以及

配置为在固态成像设备上将对象进行成像的光学系统，

其中，所述固态成像设备包括

其中按矩阵布置了执行光电转换的多个像素的像素部分，以及

配置为以多个像素为单位从像素部分读取像素信号的像素信号读取单元，

其中，所述像素信号读取单元包括将所读取的模拟信号转换为数字信号的列A/D转换器，以及

其中，所述列A/D转换器包括

多个列处理单元，其包括将模拟信号转换为数字信号的模拟-数字(A/D)转换功能，

多个计数器，其配置为响应于参照时钟来生成数字码，并且相应于每一列或者一组列被布置，以及

计数开始偏移单元，其配置为在将参照时钟供应到计数器之前在计数器中触发伪计数操作，并且针对所述多个计数器中的至少两个或者更多的计数器来偏移计数开始码。

(19)一种照相机系统，包括：

固态成像设备；以及

配置为在固态成像设备上将对象进行成像的光学系统，

其中，所述固态成像设备包括

其中按矩阵布置了执行光电转换的多个像素的像素部分，

配置为以多个像素为单位从像素部分读取像素信号的像素信号读取单元，

第一芯片，以及

第二芯片，

其中，所述像素信号读取单元包括

将所读取的模拟信号转换为数字信号的列A/D转换器，

其中，列A/D转换器包括

多个列处理单元，其包括将模拟信号转换为数字信号的模拟-数字(A/D)转换功能，

多个计数器，其配置为响应于参照时钟来生成数字码，并且相应于每一列或者一组列被布置，以及

计数开始偏移单元，其配置为在将参照时钟供应到计数器之前在计数器中触发伪计数操作，并且针对所述多个计数器中的至少两个或者更多的计数器来偏移计数开始码，

其中，将第一芯片和第二芯片压焊在一起，具有层叠结构，

其中，所述第一芯片被设置有像素阵列单元和传送时间离散化的模拟像素信号的信号线，

其中，所述第二芯片被设置有像素信号读取单元，以及

其中，通过通孔连接第一芯片和第二芯片之间的布线。

参照符号列表

100，100A～100G 半导体器件

110，110A～110G 第一芯片(模拟芯片)

111(-0，-1，…) 传感器

112(-0，-1，…) 采样和保持(SH)电路

113(-0，-1，…) 放大器

114(-0，-1，…) TCV(通孔)

115(-0，-1，…) 采样开关

120，120A～120G 第二芯片(逻辑芯片，数字芯片)

121(-0，-1，…) 采样开关

122(-0，-1，…) 量化器

123 信号处理电路

124(-0，-1，…) 比较器

125(-0，-1，…) 计数器

200 固态成像设备

210 像素部分

220 行选择电路

230 列读取电路

300，300A～300C 固态成像设备

310 像素部分

320 行选择电路

330 水平传送电路

340 时序控制电路

350 列ADC(350-1～350-P：ADC块)

360 DAC(斜坡信号生成器)

370 放大器电路(S/A)

380 信号处理电路

LTRF 水平传送线

400(400-1～400-P) 格雷码计数器

500 列处理单元

510 比较器

520 低比特锁存器单元

530 高比特锁存器单元(高比特计数器单元)

800 照相机系统

650 列ADC

651 比较器

652 计数器

653 锁存器

710，720 数字信号TCV布置区域

730 模拟信号TCV布置区域

810 成像设备

820 透镜

830 驱动电路

840 信号处理电路