使用第二协议的扩展功能结构来控制第一协议的物理链路的制作方法

使用第二协议的扩展功能结构来控制第一协议的物理链路的制作方法
【专利摘要】在一个实施例中，方法包括：访问具有协议栈的第一设备的第一链路功能寄存器的第一字段，所述协议栈包括根据第一通信协议的事务层和链路层，以及具有第二通信协议的物理单元的协议栈的物理层；将所述第一字段用作指向所述第一设备的第二链路功能寄存器中的位置的指针值，并且使用来自所述第二链路功能寄存器中的所述位置的信息来执行用于耦合至所述设备的物理链路的配置操作。描述并且要求保护其他实施例。
【专利说明】使用第二协议的扩展功能结构来控制第一协议的物理链路

【技术领域】
[0001] 实施例涉及互连技术。

【背景技术】
[0002] 为了提供在一个系统内的不同装置之间的通信，使用了一些类型的互连机制。取 决于系统实现，各种各样的这样的互连都是可能的。通常为了使得两个设备能够互相通信， 它们共享共同的通信协议。
[0003] 在计算机系统中的设备之间进行通信的一个典型的通信协议是根据基于快速 PCI?规范基础规范版本3. 0 (发布于2010年11月18日）（以下称为PCIe?规范）的链路 的快速外围部件互连?(快速PCITM(PCIe?))通信协议。所述通信协议是加载/存储输入/ 输出（10)互连系统的一个示例。设备之间的通信通常根据所述协议以非常高的速度串行 执行。关于所述协议的各种参数的开发旨在实现最大性能，而不考虑功效，正如PCIe?通信 协议是针对桌面式计算机所开发的。因此，其许多特征并未缩小至可以并入到移动系统中 的更低功率的解决方案。
[0004] 除了关于传统的加载/存储通信协议的这些功率问题外，现有的链路管理方案通 常非常复杂并且涉及许多状态，从而使很长的过程要执行状态之间的转换。这部分地是由 于现有的链路管理机制，所述链路管理机制被开发用于包括多种不同的形成因素要求，例 如，连接器、不同系统的合并等。一个这样的示例是根据PCIe?通信协议的链路管理。

【专利附图】

【附图说明】
[0005] 图1是根据本发明的实施例的通信协议的协议栈的高级框图。
[0006] 图2是根据本发明的实施例的片上系统（SoC)的框图。
[0007] 图3是根据本发明的另一实施例的物理单元的框图。
[0008] 图4是根据本发明的实施例的示出了协议栈的进一步细节的框图。
[0009] 图5是根据本发明的实施例的可以为链路管理器的一部分的链路训练状态机的 状态图。
[0010] 图6是根据本发明的实施例的边带机制的各种状态的流程图。
[0011] 图7是根据本发明的实施例的方法的流程图。
[0012] 图8是根据本发明的实施例的存在于计算机系统中的部件的框图。
[0013] 图9是可以与实施例一起使用的示例系统的框图。
[0014] 图10是根据本发明的一个实施例的示出了重配置请求的时序图。
[0015] 图11是根据本发明的另一实施例的重配置请求的定时图示出。
[0016] 图12是根据本发明的一个实施例的恢复子状态机的框图。
[0017] 图13是根据本发明的一个实施例的功能结构的框图。
[0018] 图14是根据本发明的另一实施例的方法的流程图。

【具体实施方式】
[0019] 实施例可以提供具有低功率、加载/存储架构并且特别适用于在移动设备（包括 蜂窝电话，例如：智能电话、平板计算机、电子阅读器、超极本?等）中使用的输入/输出 (10)互连技术。
[0020] 在各种实施例中，用于给定的通信协议的协议栈可以与不同的通信协议的物理单 元或至少与用于给定的通信协议的物理单元不同的物理（PHY)单元一起使用。物理单元包 括逻辑层和物理层或电层二者，所述物理层或电层通过互连（例如，链接两个独立半导体 管芯的链路）来提供信息信号的实际、物理通信，所述两个独立半导体管芯可以是单个集 成电路（1C)封装或例如经由电路板路由、迹线等相耦合的单独封装内的两个半导体管芯。 另外，物理单元可以执行对数据分组的成帧/解帧、执行链路训练和初始化、以及处理将数 据分组传送至物理互连或从物理互连接收数据分组。
[0021] 虽然不同的实施方式都是可能的，但是，在一个实施例中，协议栈可以具有基于传 统的个人计算机（PC)的通信协议（例如，根据快速PCI?规范基础规范版本3.0 (发布于 2010年11月18日）（以下称为PCIe?规范）的快速外围部件互连?(PCI) (PCIe?)通信 协议）、应用协议扩展的进一步版本或另一个这样的协议，然而，物理单元不根据PCIe?通 信协议。该物理单元可以专门设计为以下目的：能够实现低功率操作用于允许实质上不变 的PCIe?上层协议栈与所述低功率物理电路的合并。这样，可以利用PCIe?通信协议的 广泛的已有基础，以便并入到以低功率操作的便携式和其他基于非PC的形成因素中。虽 然本发明的范围不限于此，但是，在一个实施例中，所述物理单元可以为改编自移动平台的 物理单元，所述移动平台例如是根据移动产业处理器接口（MIPI)联盟的M-PHY规范版本 1. 00. 00 (2011年2月8日）（MIPI董事会批准于2011年4月28日）（以下称为MIPI规范） 的所谓的M-PHY，MIPI联盟是为移动计算机设备制定标准的小组。然而，可以使用其他低功 率物理单元（例如，根据其他低功率规范（例如，用于在多芯片封装内将独立的管芯耦合在 一起的））或定制的低功率解决方案。正如本文所使用的，术语"低功率"是指低于常规PC 系统的功耗等级并且其可以适用于多种移动和便携式设备的。作为示例，"低功率"可以为 比常规PCIe?物理单元消耗更少功率的物理单元。
[0022] 这样，通过将具有不同类型的物理单元的传统PCIe?协议栈相聚合，可以利用针 对PCIe?开发的已有部件的大量再使用，以用于并入到移动或其他便携式或低功率平台 中。
[0023] 实施例还可以利用如下认识：现有的加载/存储10技术，尤其是PCIe?，其设计目 的在于获得最大性能，其中，功效不是主要问题，并且由此没有缩小至低功率应用。通过将 常规的加载/存储协议栈的部分与低功率设计的物理单元相结合，实施例可以保留PCIe? 的性能优势，同时实现设备和平台级的最佳等级功率。
[0024] 同样，实施例可以为与具有较大的已有基础的普适PCIe?架构兼容的软件。另外， 实施例还能够实现移动设计PHY(例如，M-PHY)的直接PHY再使用。这样，当PH可以在不 干扰相关联的无线电的时钟速率下运行时，（由于PHY的时钟频率的谐波不干扰典型无线 电解决方案运行的公共的无线电频率（例如，1. 8、1. 9、2. 4千兆赫（GHz)或其他这样的无线 频率）），低活和空闲功率均可以利用传送的高效功率/位连同是友好的电磁接口 /射频接 口（EMI/RFI)的方法一起实现。
[0025] 实施例可以进一步提供架构增强，所述架构增强能够进行优化的链路训练和管理 机制（LTSSM);优化的流控制和重试缓冲以及管理机制；用于改变链路操作模式的架构协 议；快速硬件支持的设备状态保存和恢复；以及用于具有可选的带内支持的链路管理的整 合的边带机制。
[0026] 在各种实施例中，PCIe?事务和数据链路层可以被实现为具有有限修改的协议栈 的部分，用于占用不同的链路速度和非对称链路。另外，可以提供改进的链路训练和管理用 于包括对多路通信、非对称链路配置、边带整合和动态带宽可扩展性的支持。实施例可以进 一步提供对现有的基于PCIe?或不基于PCIe?的逻辑和电路（例如，M-PHY逻辑和电路） 之间的桥接的支持。
[0027] 所述分层方法能够使现有的软件栈（例如，操作系统（0S)、虚拟机管理器和驱动 器）在不同的物理层上无缝运行。使对数据链路和事务层的影响最小化，并且所述影响可 以包括与更新确认频率、重播计时器等相关的计时器的更新。
[0028] 由此，实施例可能限制PCIe?系统中提供的一些灵活性，因为所述灵活性在一些 情况下可能会在PCIe?系统和其他系统二者中产生一定的复杂性。这就是这些协议同时提 供大量灵活性，以实现即插即用功能的原因。相反，实施例可以对解决方案进行裁剪，所述 解决方案使设计中的灵活性的量最小化，因为当并入到给定系统（例如，片上系统（SoC))、 互联到另一个集成电路时，已知的和固定的配置发生。因为已知所呈现的确切配置的实现， 当SoC和所连接的设备二者均附接在平台内（例如，焊接至系统的电路板）时，不需要关于 这些设备的即插即用功能，并且由此，可以不需要PCIe?中的或其他基于PC通信协议的内 在的更大的灵活性，其能够实现将不同的设备无缝并入到具有即插即用功能的系统中。
[0029] 作为一个示例，SoC可以用作在第一 1C中实现的根复合体并且其耦合至可以为无 线电解决方案的第二1C，所述第二1C可以包括多个无线通信设备的一个或多个设备。这 样的设备范围可以从低功率短距离通信系统（例如，根据蓝牙?规范）、本地无线通信（例 如，根据给定的电子与电气工程师协会（IEEE)802. 11标准的所谓的WiFi?系统）到更高的 功率无线系统（例如，给定的蜂窝通信协议（例如，3G或4G通信协议））。
[0030] 现参考图1，图1示出了根据本发明的实施例的通信协议的协议栈的高级框图。如 图1所示，栈1〇〇可以为在半导体部件（例如，1C)内的软件、固件和硬件的组合，用于提供 对半导体设备和耦合至该半导体设备的另一设备之间的数据通信的处理。在图1的实施例 中，示出了开始于更高级软件110的高级视图，软件110可以为在给定的平台上执行的各种 类型的软件。所述更高级的软件可以包括操作系统（0S)软件、固件、应用软件等。经由互 连140传输的数据可以通过协议栈的各层，由图1内概括地示出，所述互连140可以为将半 导体设备和另一部件相耦合的给定的物理互连。正如所示出的，所述协议栈的部分可以为 常规的PCIe?栈120的部分并且可以包括事务层125和数据链路层128。通常，事务层125 的作用是生成事务层数据分组（TLP)，其可以为由时间分隔的基于请求或响应的分组，从而 当目标设备针对响应来收集数据时，允许链路承载其他业务。事务层进一步处理基于信用 的流控制。由此，事务层125在设备的处理电路和互连架构（例如，数据链路层和物理层） 之间提供界面。在这一点上，事务层的主要责任在于分组（即，事务层分组（TLP))的组装 与分解以及处理基于信用的流控制。
[0031] 继而，数据链路层128可以对由事务层生成的TLP进行排序并且确保在两个端点 之间的TLP的可靠传递（包括处理错误校验）和确认处理。由此，链路层128用作在事务 层和物理层之间的中间阶段，并且提供可靠的机制用于通过链路在两个部件之间交换TLP。 链路层的一侧接收由事务层、应用标识符所组装的TLP;计算和应用错误检测码（例如，循 环恢复代码（CRC));以及将修改的TLP提交给物理层，用于跨越物理链路至外部设备的传 输。
[0032] 在数据链路层128中处理之后，分组可以被传输至PHY单元130。通常，PHY单元 130可以包括低功率PHY134,低功率PHY134可以包括逻辑层和物理（包括电子）子层。 在一个实施例中，由PHY单元130表示的物理层将分组物理地传输至外部设备。所述物理层 包括：用于将传出信息准备用于传输的传输部分和用于在将所接收的信息传给链路层之前 识别和准备所接收的信息的接收器部分。传输器组装有被序列化并且传输至外部设备的符 号。所述接收器组装有来自外部设备的序列化的符号并且其将所接收的信号转换为位流。 将所述位流去序列化并且将其提供给逻辑子块。
[0033] 在一个实施例中，低功率PHY134可以提供对分组化的数据的处理，以用于沿互连 140的通信，所述低功率PHY134可以为专门开发的或从另一PHY(例如，M-PHY)改编的给定 的低功率PHY。正如在图1中进一步可见的，链路训练和管理层132 (本文中还称为链路管 理器）还可以存在于PHY单元130内。在各种实施例中，链路管理器132可以包括：可以根 据另一通信协议（例如，PCIe?协议）实现的某种逻辑和用于处理在常规的协议栈（例如， 上文的PCIe?协议栈）和不同协议的物理PHY134之间的接口的专门逻辑。
[0034] 在图1的实施例中，可以将互连140实现为可以为两对单向连线的连线的差分对。 在一些实施方式中，可以将差分对的多个集合用于增加带宽。要注意的是，根据PCIe?通信 协议，在每一个方向上的差分对的数量必需是相同的。然而，根据各种实施例，可以在每一 个方向上提供不同数量的对，这允许更有效和更低功率的操作。可以将所述整体聚合的栈 和链路140称为移动快速PCIe?互连或链路。虽然以所述高级别示出了图1的实施例，但 要理解本发明的范围不限于此。即，要理解图1所示出的图仅仅是关于从事务层通过物理 层的协议栈和更高级的软件，并且SoC的各种其他电路或包括该栈的其他半导体器件未示 出。
[0035] 现参考图2,图2示出了根据本发明的实施例的SoC的框图。正如图2所示，SoC200可以为用于实现到各种类型的平台中的任何类型的SoC，其范围从相对小型的低功率 便携式设备（例如，智能电话、个人数字助理（PAD)、平板电脑、上网本、超极本?等）到可 以在更高级别的系统中实现的更先进的SoC。
[0036] 正如在图2中所示，SoC200可以包括一个或多个核210Q-210n。由此，在各种实施 例中，多核SoC是可能的，其中，所有核均可以为给定架构（例如，有序或无序处理器）的同 质核。或者，可以存在异质核，例如，有序架构的例如一些相对小型的低功率核，附加的核呈 现在可以具有更大和更复杂的架构（例如，无序架构）。协议栈能够进行在这些核中的一个 或多个与系统的其他部件之间的数据的通信。正如所看到的，所述栈可以包括软件215,其 可以为更高级的软件（例如，0S)、固件以及在一个或多个核上执行的应用级软件。另外，协 议栈包括事务层220和数据链路层230。在各种实施例中，这些事务层和数据链路层可以具 有给定的通信协议，例如，PCIe?协议。当然，不同协议栈（例如，根据通用串行总线（USB) 协议栈）的层可以在其他实施例中呈现。同样，在一些实施方式中，如本文所描述的低功率 PHY电路可以与现有的备用协议栈多路复用。
[0037] 仍参考图2,所述协议栈可以继而耦合至物理单元240,所述物理单元240可以包 括可以经由多个互连提供通信的多个物理单元。在一个实施例中，第一物理单元250可以 为低功率PHY单元，所述低功率PHY单元在一个实施例中可以与根据MIPI规范的M-PHY相 对应，用于经由主互连280提供通信。另外，可以呈现边带（SB)PHY单元244。在所示出的 实施例中，所述边带PHY单元可以经由边带互连270提供通信，所述边带互连270可以是整 合的边带，用于例如以比耦合至第一PHY250的主互连280更小的数据率来提供某边带信 息。在一些实施例中，协议栈的各种层可以具有耦合至所述SBPHY244的单独边带，以能 够进行沿该边带互连的通信。
[0038] 另外，PHY单元240可以进一步包括可以用于控制SBPHY244的SB链路管理器 242。另外，可以呈现链路训练和状态管理器245,并且可以用于使具有第一通信协议的协议 栈适应于具有第二通信协议的第一PHY250,以及提供对第一PHY250和互连280的整体控 制。
[0039] 正如进一步可见的，各种部件可以呈现在第一PHY250中。更具体地说，可以呈现 传输器和接收器电路（即，TX253和RX254)。通常，所述电路可以用于执行序列化操作、 去序列化操作连同经由主互连280的数据的传输和接收。可以呈现保存状态管理器251并 且当第一PHY250处于低功率状态时，保存状态管理器251可以用于保存关于第一PHY250 的配置和其他状态信息。同样，可以呈现编码器252用于例如根据8b/10b协议来执行线编 码。
[0040] 正如图2进一步可见的，可以呈现机械接口 258。所述机械接口 258可以为给定 的互连，用于提供来自根复合体200的通信，并且更具体而言，用于经由主互连280提供来 自/到第一PHY250的通信。在各种实施例中，所述机械连接可以作为半导体设备的引脚 (例如，球栅阵列（BGA))或其他表面贴装，或者通孔连接电镀的。
[0041] 除了这些主要的通信机制之外，附加的通信接口还可以作为经由单独的栈耦合的 低功率串行（LPS)PHY单元255,所述单独的栈包括：软件层216、事务层221、以及在核210 与一个或多个片外设备260a-c之间的链路层231，所述一个或多个片外设备260a-c可以为 各种低数据率的外围设备，例如，传感器、加速计、温度传感器、全球定位系统（GPS)电路、 罗盘电路、触摸屏电路、键盘电路、鼠标电路等。
[0042] 要注意的是，在各种实施例中，边带互连270和主互连280二者均可以在SoC200 和另一半导体部件（例如，另一 1C，例如多边带无线电解决方案）之间耦合。
[0043] 同样当图2的举例说明处于相对高的级别时，变型是可能的。例如，可能提供多个 低功率PHY，用于例如经由多个信道来实现更高的数据通信率，其中，每一个信道均与独立 的PHY相关联。现参考图3,图3示出了根据本发明的另一实施例的物理单元的框图。如图 3所示，物理单元300包括链路训练和状态管理器310。所述状态管理器可以是如上所描述 的，并且可以为逻辑的集合，所述逻辑集合用于实现第一通信协议的协议栈与第二通信协 议（例如，不同通信协议）的物理单元的接口连接。
[0044] 正如图3进一步可见的，链路训练和状态管理器310可以与多个M-PHY320Q-320n 通信。通过提供多于一个这样的PHY，可以发生更高的数据通信率。要注意的是，虽然图3 中示出的每一个M-PHY可以包括用于使M-PHY的单独的、独立的通信发生的一定数量的逻 辑，但对这些不同M-PHY的通信的整体控制可以是经由链路训练和状态管理器310的。同 样要理解，虽然图3示出了多个M-PHY，但在其他实施例中，可以呈现另一类型的多个PHY单 元，并且可以提供进一步多个异质PHY单元。要注意的是，每一个M-PHY单元均可以用作唯 一的逻辑链路的部分或成组使用，其中，所述组与单个逻辑链路相关联。每一个设备通常可 以使用单个逻辑链路，然而在一些实施例中，单个物理设备可以使用多个逻辑链路，例如用 于提供多功能部件的不同功能的专用链路资源。
[0045] 现参考图4,图4示出了根据本发明的实施例的示出了协议栈的进一步细节的框 图。如图4所示，栈400包括各种层，所述各种层包括事务层410、数据链路层420和物理层 430。如上所描述的，这些不同的层可以使用PCIe?协议栈的常规的事务和数据链路部分或 这样的栈的修改版本二者之一被配置为调节所述第一通信协议的这些层和另一通信协议 的物理层（在图4的实施例中，可以为根据MIPI规范的M-PHY)之间的交互。
[0046] 正如在图4中关于信息从协议栈400传输的传输方向所不出的，到协议栈的传入 信息（例如，从SoC的其他电路（例如，核或其他处理逻辑））在事务层的传输分组组装器 412中接收，所述传输分组组装器412通常结合控制和数据通路用于形成TLP。在组装到传 输分组（在各种实施例中所述传输分组可以为具有例如1到4096字节（或更小的最大允 许尺寸，例如，128或256)的数据分组）中之后，将所组装的分组提供给流控制器414,所述 流控制器414基于用于传输的排成队列的所需的下一TLP的数量来确定是否有足够的流控 制信用可用并且控制分组注入到数据链路层420中。正如更具体地可见的，向这些注入的 分组提供错误校验器和定序器422，所述定序器422在一个实施例中可以生成TLP序列号和 LCRC。正如进一步可见的，数据链路层420进一步包括传输消息机制426,所述传输消息机 制426继而生成用于链路管理功能的DLLP并且所述传输消息机制426耦合至数据链路传 输控制器425,所述数据传输控制器425为用于流控制和数据链路完整性（ACK/NAK)机制的 控制器功能；要注意的是，可将其进行细分，使得可以使用独特的逻辑块来实现这些功能。
[0047] 正如进一步可见的，将所处理的数据分组提供给重试缓冲器424,所述重试缓冲器 424持有每一个TLP的复本直到由在链路的另一侧的部件所确认，要注意的是，在实践中， 这可以利用对栈进行向上更高地缓冲（在汇编器412中或之上）来实现，并且可以将它们 存储在相对应的实体中直到选择它们用于经由数据/消息选择器428而传输至物理层430。 通常，以上所描述的事务和数据链路层可以根据常规的PCIe?协议栈电路来操作，某些修 改将在下面进一步描述。
[0048] 相反，关于物理层430,该层的某些逻辑部件的许多更多的修改（例如，根据PCIe? 协议栈的修改）可以发生并且用于向另一通信协议的物理单元的实际物理部分提供接口 连接。正如所看见的，可以将传入分组应用于帧生成器432,所述帧生成器432添加物理层 帧符号并且生成分组的帧并将它们提供给宽度/位置映射器434,所述宽度/位置映射器 434在数据通路中对字节进行移位，用于生成外部传输所需的队列，如果需要则调整数据通 路宽度，并且继而耦合至训练器和跳转定序器436,所述训练器和跳转定序器436可以用于 执行链路训练和跳转序列。正如所看见的，帧生成器432、训练器/定序器436和数据/序列 选择器438全部均可以耦合至物理层传输控制器435,所述物理层传输控制器435为LTSSM 和相关逻辑的收发器部分。块436为用于生成物理层传输（例如，训练集（TS)和跳转有序 集）的逻辑。这样，可以选择成帧的分组并且将其提供给物理电路用于执行与所处理的分 组相对应的序列化信号的编码、序列化和驱动到物理互联上。在一个实施例中，在不同的通 信协议之间的符号差异的映射可以在帧生成器432中执行。
[0049] 正如所看见的，可以为所述物理互连提供多个单独的信道或线路。在示出的实施 例中，每一个物理信道或线路均可以包括其自身独立的PHY单元传输电路445。-445」，在一 个实施例中，所述独立的PHY单元传输电路445^445」中的每一个均可以为根据MIPI规范 的M-PHY单元的部分。如本文所描述的，不同于PCIe?(在PCIe?中传输器和接收器的数量 相匹配），可以呈现不同数量的传输器和接收器。由此正如所看见的，每一个传输电路445 均可以包括：根据8b/10b编码来采取行动对符号进行编码的编码器；用于对已编码的符号 进行序列化的序列化器；以及用于将信号驱动到物理互连上的驱动器。正如进一步可见的， 每一个线路或信道可以与逻辑单元440^44。相关联，所述逻辑单元440^4^可以为根据 MIPI规范的用于M-PHY的逻辑电路，由此用于经由相对应的线路来管理物理通信。
[0050] 要注意的是，所述多条线路可以被配置为以不同的比率工作，并且实施例可以包 括不同数量的这样的线路。此外，在传输和接收方向上可能具有不同数量的线路和线路速 度。由此，虽然给定的逻辑单元440控制PHY445的相对应的线路的操作，但要理解，物理层 传输控制器435可以行动用于控制经由物理互连的信息的整体传输。要注意的是，在一些 情况下，某个非常基本的功能是由与每一个线路相关联的独特的逻辑来执行的；在可以将 线路分配给多于一个的单个链路的情况下，可以提供多个LTSSM实例；对于已训练的链路， 在每一个部件中均存在单个LTSSM控制收发器和接收器侧二者。所述整体控制可以包括功 率控制、链路速度控制、链路宽度控制、初始化等。
[0051] 仍参考图4,经由物理互连所接收的传入信息可以类似地经由物理层430、数据链 路层420和事务层410的接收机制通过物理层430、数据链路层420和事务层410传递。在 图4所示的实施例中，每一个PHY单元可以进一步包括接收电路，即接收电路455^455,，在 示出的实施例中，接收电路可以呈现用于物理链路的每一个线路。要注意的是，在该实施例 中，接收器电路455和传输器电路445的数量不同。正如所看见的，所述物理电路可以包括 用于接收传入信息的输入缓冲器；用于对信息进行去序列化的去序列化器；以及可以采取 行动用于对在8b/10b编码中传输的符号进行解码的解码器。正如进一步可见的，每一个线 路或信道可以与逻辑单元450Q-450k相关联，所述逻辑单元450Q-450k可以为根据给定的规 范（例如，用于M-PHY的MIPI规范）的逻辑电路，用于由此经由相对应的线路来管理物理 通信。
[0052] 被解码的符号继而可以被提供给物理层430的逻辑部分，正如所看见的，所述物 理层430的逻辑部分可以包括弹性缓冲器460,其中，所述弹性缓冲器调节该部件和在链路 上的其他部件之间的时钟差异；要注意的是，在各种实施方式中，所述弹性缓冲器的位置可 以移动到例如位于8b/10b解码器下方、或与线路去偏移缓冲器相组合以及用于存储传入 的解码符号。继而可以将信息提供给宽度/位置映射器462,并且从所述宽度/位置映射器 462到横跨多线路执行去偏移化的去偏移缓冲器464,并且在多线路的情况下，缓冲器464 可以处理线路之间的信号偏移的差别，用于重排列字节。继而，可以将去偏移的信息提供给 帧处理器466,所述帧处理器466可以移除传入信息中所呈现的帧。正如所看见的，物理层 接收控制器465可以耦合至并且控制弹性缓冲器460、映射器462、去偏移缓冲器464和帧 处理器466。
[0053] 仍参考图4,可以将重新获得的分组提供给接收消息机制478和错误检测器、序列 检查器和链路级重试（LLR)请求器475二者。所述电路可以对传入的分组执行错误校正检 查，例如，经由执行CRC校验和操作、执行序列检查以及请求对错误地接收的分组的链路级 重试。接收消息机制478和错误检测器/请求器475二者都可以在数据链路接收控制器 480的控制下。
[0054] 仍参考图4,可以将由此在单元475中处理的分组提供给事务层410,并且更具体 地提供给业务控制器485,所述业务控制器485对这些分组执行流控制，用于将所述分组提 供给分组解释器495。分组解释器495执行对分组的解释并将所述分组转发至选择的目的 地（例如，接收器的给定的核或其他逻辑电路）上。虽然以如此高的级别示出了图4的实 施例，但是要理解，本发明的范围不限于此。
[0055] 要注意的是，PHY440可以使用与由PCIe?所支持的相同的8b/10b编码以用于传 输。8b/10b编码方案提供了专用的符号，所述专用的符号与用于表示字符的数据符号截然 不同。所述专用的符号可以用于在PCIe?规范的物理层章节中描述的各种链路管理机制。 由M-PHY使用的附加的专用符号在MIPIM-PHY规范中描述。实施例可以提供在PCIe?和 MIPIM-PHY符号之间的映射。
[0056] 现参考表1，表1不出了根据本发明的一个实施例的PCIe?符号到M-PHY符号的 示例性映射。由此，该表示出了根据本发明的一个实施例的用于聚合的协议栈的专用符号 的映射。
[0057] 表 1
[0058]

【权利要求】
1. 一种装置，包括： 用于快速外围部件互通信协议的协议栈，所述协议栈包括事务层和链路 层； 物理（PHY)单元，所述PHY单元耦合至所述协议栈，用于在所述装置与经由物理链路耦 合至所述装置的设备之间提供通信，低功率通信协议的所述PHY单元包括根据所述低功率 通信协议的物理单元电路和用于将所述协议栈连接至所述物理单元电路的逻辑层；以及 功能结构，其包括多个寄存器，所述多个寄存器的每一个用于存储功能信息、状态信息 或控制信息。
2. 根据权利要求1所述的装置，其进一步包括：所述功能结构的第一链路控制寄存器， 用于存储功率管理设置，以使所述PCIe?通信协议的第一低功率链路状态映射为所述低功 率通信协议的第二低功率状态。
3. 根据权利要求2所述的装置，其中，所述第一链路控制寄存器用于进一步存储链路 重新训练设置，以响应于链路重新训练请求使多个训练序列被传递。
4. 根据权利要求1、2或3所述的装置，其进一步包括：第一链路功能寄存器，其用于存 储最大链路速度设置以将所述低功率通信协议的档位速度映射为所述PCIe?协议的相对 应的速度。
5. 根据权利要求4所述的装置，其进一步包括：第二链路功能寄存器，用于存储具有多 个位的向量，所述多个位的每一个用于识别是否支持所述低功率通信协议的多个档位中相 对应的一个。
6. 根据权利要求5所述的装置，其中，驱动器用于访问所述第一链路功能寄存器的最 大链路速度设置并且将所述最大链路速度设置用作指针，以进一步访问所述第二链路功能 寄存器的向量来确定所述链路的最大链路速度。
7. 根据权利要求5所述的装置，其进一步包括：用于配置所述链路的链路训练状态机， 其中，链路训练状态机用于访问所述第一链路功能寄存器的最大链路速度设置并且将所述 最大链路速度设置用作指针。
8. 根据权利要求1、2或3所述的装置，其中，所述物理链路具有从所述装置到所述设备 与从所述设备到所述装置的非对称的宽度，并且所述物理链路被配置为以从所述装置到所 述设备与从所述设备到所述装置的非对称频率进行工作。
9. 一种方法，其包括： 访问具有协议栈的第一设备的第一链路功能寄存器的第一字段，所述协议栈包括根据 快速外围部件互连?(PCIeTM)通信协议的事务层和链路层，以及具有第二通信协议的物理 (PHY)单元的所述协议栈的物理层，所述第一设备经由物理链路耦合至第二设备； 将所述第一字段用作指向所述第一设备的第二链路功能寄存器中的位置的指针值；以 及 使用来自所述第二链路功能寄存器中的位置的信息来执行用于所述物理链路的配置 操作。
10. 根据权利要求9所述的方法，其进一步包括：利用驱动器来访问所述第二链路功能 寄存器，以用于从所述第二链路功能寄存器中的位置获得配置信息。
11. 根据权利要求9所述的方法，其进一步包括：管理所述物理链路，以根据在第一方 向和第二方向上的非对称链路宽度进行通信。
12. 根据权利要求11所述的方法，其进一步包括：管理所述物理链路，以根据在所述第 一方向和所述第二方向上的非对称速度进行通信。
13. 根据权利要求9所述的方法，其进一步包括：访问所述第一链路功能寄存器的最大 链路速度设置，并且将所述最大链路速度设置用作指针以进一步访问所述第二链路功能寄 存器的向量，来确定所述物理链路的最大链路速度。
14. 根据权利要求9所述的方法，其进一步包括：将最大链路速度设置存储在所述第 一链路功能寄存器中，所述最大链路速度设置将所述第二通信协议的档位速度映射为所述 PCIe?协议的相对应的速度。
15. 根据权利要求14所述的方法，其进一步包括：在第二链路功能寄存器中存储具有 多个位的向量，所述多个位的每一个用于识别是否支持所述第二通信协议的多个档位速度 中相对应的一个档位速度。
16. -种系统，其包括： 第一设备，其包括： 根据快速外围部件互通信协议的事务层； 根据所述PCIe?通信协议的数据链路层； 物理层，其包括根据第二通信协议的物理层传输控制器和物理（PHY)单元传输电路， 其中，所述物理层传输控制器使所述PHY单元传输电路适应于所述PCIe?通信协议的事务 层和数据链路层；以及 包括多个寄存器的第一功能结构，所述多个寄存器的每一个用于存储功能信息、状态 信息或控制信息，所述功能信息中的至少一些被设置为预定的值以使所述PHY单元传输电 路适应于所述PCIe?通信协议的事务层和数据链路层；以及 第二设备，其经由所述第二通信协议的链路耦合至所述第一设备。
17. 根据权利要求16所述的系统，其进一步包括：第一链路功能寄存器，用于存储最 大链路速度设置，以将所述第二通信协议的档位速度映射为所述PCIe?协议的相对应的速 度。
18. 根据权利要求17所述的系统，其进一步包括：第二链路功能寄存器，用于存储具有 多个位的向量，所述多个位的每一个用于识别是否支持所述第二通信协议的多个档位中相 对应的一个档位。
19. 根据权利要求18所述的系统，其进一步包括：驱动器，所述驱动器用于访问所述第 一链路功能寄存器的最大链路速度设置并将所述最大链路速度设置用作指针，以进一步访 问所述第二链路功能寄存器的向量来确定所述链路的最大链路速度。
20. 根据权利要求16、17、18或19所述的系统，其进一步包括：用于存储所述链路的功 能信息的功能结构。
21. -种通信设备，其被布置为执行权利要求9至15中的任何一项的方法。
22. 至少一种机器可读介质，其包括多个指令，响应于在计算设备上执行所述多个指 令，使所述计算设备实行权利要求9至15中的任何一项的方法。
23. -种用于处理指令的装置，其被配置为执行权利要求9至15中的任何一项的方法。
24. -种装置，其包括用于执行权利要求9至15中的任何一项的方法的单元。
【文档编号】H04L29/06GK104322033SQ201380027892
【公开日】2015年1月28日 申请日期:2013年6月19日 优先权日:2012年6月27日
【发明者】M·韦格 申请人:英特尔公司