专利名称：Eeprom体系结构和编程协议的制作方法
技术领域：
本发明涉及一次可以编程多个数据字或字节的页模式可编程非易失性半导体存储器电路以及操作该电路的方法。
背景技术：
典型的电可擦除和可编程非易失性存储单元(EEPROM)通过在MOS晶体管内的浮动栅结构上存储大量电荷而保有二进制数据。按照惯例，充电的浮动栅表示逻辑“1”状态(擦除状态)而未充电的浮动栅表示逻辑“0”状态(编程状态)。为了将电子注入MOS晶体管的浮动栅(即擦除)，将在其栅极应用高电压Vpp并将其源极接地。充电的浮动栅增加了该晶体管的阈值电压。为了对该浮动栅设备放电(即编程)，就对其漏极应用Vpp并将其栅极接地。
图1示出了浮动栅晶体管10通常是如何连接至EEPROM存储器阵列22的。每个浮动栅晶体管10都与一个接入晶体管12配对以形成一个存储单元，其中接入晶体管12的源极连接至浮动栅晶体管10的漏极。接入晶体管12的漏极接进在同一列内与所有接入晶体管12共漏极的位线16。浮动栅晶体管10的源极接地。数据列锁存24连接至位线16的一端而位线选择晶体管28连接至另一端。接入晶体管12的栅极连接至在同一行内与所有接入晶体管12共栅极的字线20。通常将每一行内的浮动栅晶体管10细分为字或字节大小组并且在每一组内的浮动栅晶体管10的栅极都连接至字选择晶体管14的源极。字选择晶体管14的漏极连接至在擦除期间读取或连接至Vpp时为存储单元提供稳定参考电压的Vref线18。Vref线18的一端连接至Vref列锁存26而另一端则通过由地址解码器42控制的晶体管30连接至参考电压模块40。字选择晶体管14的栅极连接至字线20。
存储单元的编程经历三个阶段载入、擦除和写入。在载入阶段，Y地址解码器接收到编码地址并将解码地址42送入位线选择模块32，打开为所选列锁存25和所选数据输入端38之间提供直接连接的所选位线选择晶体管28。该连接允许将数据输入端38内的信号应用于所选位线16。通过在列锁存24的载入端46上添加赋值信号，就可将来自数据输入端38的数据信号锁存入列锁存24。
在擦除阶段，通过将浮动栅晶体管10的栅极保持在升高电压Vpp同时将其漏极接地使得电子得以注入该浮动栅结构。Vpp是由Vref列锁存26的升高电压(Vpp)端48通过字选择晶体管14提供的。字选择晶体管14和接入晶体管12都可由X地址解码器50通过字线20导通。一旦擦除了所选存储单元内的内容，就准备写入。
在写入阶段，X地址解码器50继续对字选择晶体管14和接入晶体管12施加高电压Vpp。与此同时，位线列锁存24基于所存储数据是逻辑“0”还是逻辑“1”对所选位线16应用高电压Vpp或高阻抗。当Vpp作用于位线16上时，就从所选浮动栅晶体管10的浮动栅结构中提取出电荷，从而编程该晶体管10使其存储逻辑“0”。当位线16上呈现高阻抗时，浮动栅晶体管14上不发生任何变化，即保持其逻辑“1”的擦除状态。
在读取操作时，X地址解码器50和Y地址解码器44指定存储器位置。随后就把指定存储器内的存储内容送入位线16。连接至该位线一端的读出放大器36检测该数据信号并将其发送给输出端37。
由以上描述明确可知载入和读取操作都需请求Y地址解码器44、位线16和位线选择电路32的服务，因此这两个步骤无法同时执行。然而希望具有一种能够同时执行读取和载入操作的系统以提高存储器访问过程的速度。
发明内容
本发明通过(1)提供了两个分开的Y地址解码器的组合，其中一个连接至位线选择电路用于读取目的而另一个单独连接至列锁存电路用于载入，并且通过(2)将数据输入端直接并专有地连接至列锁存电路以便为读取操作释放位线，从而能够同时载入并读取存储器结构。
图1是示出了现有技术的存储器阵列结构的电路框图。
图2是实现本发明的教程的框图。
图3是示出了图2所述列锁存的一个较佳实施例的电路图。
具体实施例方式
本发明具有在编程操作的载入阶段无需请求对存储器阵列、位线或位线选择电路的访问的优点。所有真正需要的仅是将数据输入端连接至列锁存，而由一个分开的Y解码器服务这些列锁存。在示出了本发明一个实施例的图2中，数据输入端64专门连接至列锁存电路60。根据从第一Y地址总线80接收其地址输入的第一Y地址解码器62所提供的解码地址，直接将来自数据输入端的数据信号载入列锁存电路内的所选列锁存。
列锁存电路60由多个位线68通过存储器阵列66连接至位线选择电路70。本发明中存储器阵列66内独立的存储单元通常是以与现有技术中存储单元(比较图1中的元件10-20)相同的方式连接至位线68(还有Vref线、字线和接地线)。可由位线选择电路70和X地址解码器84选择存储器阵列66内的独立存储单元用于读取。位线选择电路连接至第二Y地址解码器72，该解码器从第二Y地址总线82中接收它的地址输入并且提供解码的Y地址用于读取存储单元的目的。连接至位线选择电路70的Vref模块74为存储器阵列66提供参考电压。连接至位线选择电路70的读出放大器76检测存储在存储单元内的数据信号并将探测到的信号经由数据输出端78输出。
在图2中示出的结构布置允许列锁存电路60的载入而无需占用存储器阵列66、位线68和位线选择电路70，这就允许读出放大器76以读取的目的访问存储器阵列66。
图3示出了具有低电压部分90和高电压部分92的列锁存的一个较佳实施例。低电压部分90包括连接至锁存电路96的低电压通过门94。由负载信号98开启和切断的通过门94在其开启时把锁存电路96连接到数据输入端100。高电压部分92经由在其栅极接收的控制信号DataCntl104来控制其开启和切断的第一高电压通过门102连接至低电压部分90内的锁存电路96。高电压部分92包括由第一高电压PMOS晶体管108、第二高电压PMOS晶体管110和高电压NMOS晶体管112组成的电平移位器118。电平移位器118通过锁存96以及Vpp和地之间的开关监控呈现在其输入/输出节点120上的电压。如果锁存96上存储的是逻辑“1”并且将其通过被激活的第一高电压通过晶体管104呈现在输入/输出节点120上，则该电平移位器就应该在其输入/输出节点120上施加高电压Vpp。
第一放电晶体管114经由其漏极连接至电平移位器118的输入/输出节点120而它的源极接地。该第一放电晶体管114由连接至其栅极的Dis_BL_cntl信号线124控制。第二高电压通过晶体管106经由其栅极连接至电平移位器118的输入/输出节点120。第二高电压通过晶体管106的漏极连接至Vpp而其源极连接至位线122。第二放电晶体管116经由其漏极连接至位线122而它的源极接地。该第二放电晶体管116由连接至其栅极的Dis_BL_cntl信号线124激活。
在列锁存载入期间，仅可利用低电压部分90。为了载入，将数据由数据输入端100送入低电压通过晶体管94的漏极而将载入信号98送入其栅极。载入信号98可由图2中示出的第一Y地址解码器62在接收到来自第一Y地址总线80的地址信号后发出。当低电压通过晶体管94被激活时，它允许将数据输入端100上的数据存入锁存电路96。与此同时，将高逻辑信号送入第一放电晶体管114的栅极以驱动输入/输出节点120变低，从而确保第二高电压通过晶体管106保持断开，从而切断Vpp与位线122的连接。此外，将低逻辑信号送入第二放电晶体管116的栅极以以保持第二高电压放电晶体管116的断开，这样就允许通过位线122自由读取存储单元。由于载入延迟并不取决于位线电容，这就使得载入操作更快并且存储器大小不敏感。
在编程操作的写入阶段，将高逻辑信号104送入第一高电压通过晶体管102的栅极，从而连接了低电压部分90和高电压部分92。取决于输入/输出节点120上响应于存储在锁存96内值的电压值，电平移位器118在其输入/输出节点120上切换至高电压Vpp或者保持低电压。例如，如果锁存96内存储的是逻辑“1”，则电平移位器118将切换，驱动其输入/输出节点120变高，从而开启第二高电压通过晶体管106以允许高电压Vpp可被发送至位线122。在位线122上呈现高电压Vpp的情况下，就把逻辑“0”写入目标存储单元。另外，如果锁存96内存储的是逻辑“0”，则电平移位器118就不切换，这样第二高电压通过晶体管106将保持断开，从而将位线122从高电压Vpp断开。在此情况下，就不写入目标存储单元并且该单元将保持其逻辑“1”的擦除值。
为了重置列锁存，数据输入端100上呈现逻辑“1”而低电压通过晶体管94由载入信号线98内的赋值信号开启。同时地，第一和第二放电晶体管114和116都将开启以分别放电电平移位器118的输入/输出节点120处和位线122处的任何高电压。
权利要求
1.一种EEPROM存储器电路，所述电路包括用于存储数字数据的存储单元阵列，所述阵列接入多个位线，所述位线的一端连接至位线选择电路而另一端连接至列锁存电路；连接至所述列锁存电路的第一地址解码器；连接至所述位线选择电路的第二地址解码器；连接至所述位线选择电路的读出放大器；以及直接连接至所述列锁存电路而不通过所述位线的数据输入端，由此通过所述数据输入端的所述列锁存电路的载入和通过所述读出放大器的所述存储器阵列的读出可以被同时执行。
2.如权利要求1所述的EEPROM存储器电路，其特征在于，所述的每个存储单元都是由在位线和地之间串联连接的选择晶体管和浮动栅晶体管组成的。
3.如权利要求1所述的EEPROM存储器电路，其特征在于，所述列锁存电路包括多个列锁存，每个列锁存都具有低电压部分和高电压部分，由此所述列锁存的载入仅利用在所述低电压部分内的组件。
4.如权利要求3所述的EEPROM存储器电路，其特征在于，所述列锁存的所述低电压部分包括具有漏极连接至数据输入端和源极连接至一锁存输入的低电压通过门，由此在所述晶体管栅极处的激活信号可以开启所述低电压通过晶体管，允许将所述数据输入电路内的数据被存储到所述锁存内。
5.如权利要求4所述的EEPROM存储器电路，其特征在于，所述低电压通过门是NMOS晶体管。
6.如权利要求3所述的EEPROM存储器电路，其特征在于，所述列锁存的所述高电压部分包括具有通过第一高电压通过晶体管的所述低至部分中的连接至所述锁存的输出的输入/输出节点的电平移位器，由此所述电平移位器可以依据其在所述输入/输出节点上检测到的信号而在高电压和地之间切换，所述输入/输出节点还连接至第二高电压通过晶体管的栅极，该晶体管的漏极连接至高电压源而源极连接至所述位线，因此当所述电平移位器在其输入/输出节点上施加高电压信号时，就通过所述第二高电压通过晶体管将一高电压应用于所述位线。
7.如权利要求6所述的EEPROM存储器电路，其特征在于，所述电平移位器包括第一和第二PMOS晶体管，所述PMOS晶体管具有连接至高电压源的源极，所述第二PMOS晶体管的栅极和所述第一PMOS晶体管的漏极则连接至所述输入/输出节点，而连接至所述第二PMOS晶体管漏极的所述第一PMOS晶体管的栅极还连接至第一NMOS晶体管的源极，所述第一NMOS晶体管的栅极连接至所述输入/输出节点而所述第一NMOS晶体管的漏极接地。
8.如权利要求6所述的EEPROM存储器电路，其特征在于，所述电平移位器的所述输入/输出节点还连接至第一放电晶体管的漏极，所述第一放电晶体管的源极接地而所述第一放电晶体管的栅极则连接至提供一赋值信号的信号线以确保在所述电平移位器的所述输入/输出节点处的地电压允许对所述存储器阵列的读取。
9.如权利要求6所述的EEPROM存储器电路，其特征在于，所述第二高电压通过晶体管的所述源极连接至第二放电晶体管的漏极，所述第二放电晶体管具有接地的源极和连接至提供赋值信号的信号线以确保重置操作期间在所述位线上的中性电压的栅极。
10.一种用于载入和读取EEPROM存储单元阵列的方法，所述方法包括步骤a)接收负载信号和负载存储器地址；b)接收读取信号和读取存储器地址；c)将所述负载存储器地址发送给与多个列锁存直接连接的第一地址解码器；d)将所述读取存储器地址发送给与位线选择电路直接连接的第二地址解码器；e)选择连接至由解码的负载存储器地址所指定的存储单元的列的列锁存；f)选择连接至由解码的读取存储器地址所指定的存储单元的位线；g)通过连接至所述所选位线的读出电路来读取由所述第二地址解码器所指定的所述存储单元的内容；h)将数据从多个数据端传递至由所述第一地址解码器所指定的所述列锁存，所述数据端直接连接至所述列锁存而与所述位线无任何连接，其中所述的读取顺序(步骤b、d、f和g)和载入顺序(步骤a、c、e和h)被彼此独立执行。
11.如权利要求10所述的方法，其特征在于，将数据从多个数据端传递至所述列锁存的所述步骤还包括将所述数据载入低电压锁存的步骤。
12.如权利要求11所述的方法，其特征在于，读取所述存储单元内容的所述步骤还包括步骤a)将所述低电压锁存连接至高电压电平移位器的输入；b)使得所述高电压电平移位器的输出响应于所述低电压锁存的内容；以及c)使得所述高电压电平移位器的输出来控制把高电压源连接至位线的高电压通过门的激活。
全文摘要
一种EEPROM存储器电路(图2和图3)，在其中能够同时执行列锁存(60)的载入和存储器阵列(66)的读取。在此存储器电路中，数据输入(64)直接连接至列锁存(60)，使得位线(68)为了由直接连接至这些位线的读出放大器(76)读取存储器而打开。一个送入列锁存而另一个送入位线选择电路的两个分开的Y地址解码器(62和72)分别提供列锁存和位线选择。
文档编号G11C16/08GK1842876SQ200480024501
公开日2006年10月4日 申请日期2004年9月13日 优先权日2003年9月15日
发明者M·柯姆比, J·-M·答加, S·瑞卡德 申请人:爱特梅尔股份有限公司