带局部反馈的减少状态viterbi检测器中的流水线式判决反馈单元的制作方法
【专利摘要】本发明涉及带局部反馈的减少状态Viterbi检测器中的流水线式判决反馈单元。公开了一种流水线判决反馈单元（DFU），用于带局部反馈的减少状态Viterbi检测器。所公开的流水线判决反馈单元提高可以由减少状态Viterbi检测器通过基于部分码间干扰的估值的流水线计算而达到的最大数据速率。为此，公开了一种流水线判决反馈单元，计算多个基于部分码间干扰的估值，其中至少一个基于部分码间干扰的估值是根据一个选定的基于部分码间干扰的估值得出的；以及从对于到一个状态的路径延伸所计算出的基于部分码间干扰的估值当中选择所述选定的基于部分码间干扰的估值。
【专利说明】带局部反馈的减少状态VITERBI检测器中的流水线式判决反馈单元
[0001]本申请是申请日为2004年11月12日、申请号为200480044426.1、发明名称为“带局部反馈的减少状态Viterbi检测器中的流水线式判决反馈单元”的发明专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本发明涉及名称为“Method and Apparatus for Multiple Step ViterbiDetection with Local Feedback” 的美国专利申请序列号 N0.10/853, 087;名称为“Method and Apparatus for Reduced-State Viterbi Detection in a Read Channel ofa Magnetic Recording System” 的美国专利申请序列号 N0.10/853，090;名称为 “Methodand Apparatus for Precomputation and Pipelined Selection of Branch Metrics ina Reduced State Viterbi Detection” 的美国专利申请序列号 N0.10/853，089;名称为“Method and Apparatus for Precomputation and Pipelined Selection of Intersymbolinterference Estimates in a Reduced State Viterbi Detector，，的美国专利申请序列号N0.10/853，088，每个专利申请以引用的方式被包含在本文中。
【技术领域】
[0004]本发明总地涉及均衡、检测和译码技术，更具体地，涉及复杂性降低的序列估计技术的实现。
【背景技术】
[0005]磁记录读信道把模拟读信道变换成被记录在磁介质上的用户数据的估值。读磁头和磁介质把噪声和其它失真引入到读信号中。随着磁记录中信息密度的增加，码间干扰(ISI)也变得更严重(即，信道脉冲响应变长)。在读信道芯片中，Viterbi检测器典型地被用来在存在码间干扰和噪声的情形下检测读数据位。然而，当信道脉冲响应很长时，与Viterbi译码器有关的硬件复杂性变得过大，因为Viterbi检测器所考虑的状态数随信道脉冲响应的长度呈指数增加。为了降低Viterbi检测器的复杂性，已提出多种技术。
[0006]例如，可以通过使用只考虑缩短脉冲响应的减少状态栅格，以及通过使用过去幸存码元作为局部反馈而消除由于每个状态的脉冲响应拖尾引起的码间干扰，从而降低Viterbi检测器的硬件复杂性。例如，参阅J.ff.M.Bergmans, “Digital BasebandTransmission and Recording”，Kluwer Academic Publishers,326(1996)或授权给 Haratsch 等的名称为 “Method and Apparatus for Reducing the ComputationalComplexity and Relaxing the Critical Path of Reduced-State SequenceEstimation(RSSE)Techniques”的美国专利申请号6690754，这两篇文献以引用的方式被包含进来。
[0007]带局部反馈的减少状态Viterbi检测器的误码率性能可以接近采用最大似然序列估计(MLSE)的、不带局部反馈的全部状态Viterbi检测器的性能。然而,带局部反馈的Viterbi检测器实施方案的可达到的最大数据率与不带局部反馈的Viterbi检测器实施方案相比要低很多，因为在一个时钟周期内不得不执行多得多的运算。因此，需要一种用于以高数据率执行带局部反馈的减少状态Viterbi检测的方法和设备，所述高数据率是推动高端存储应用的发展所需要的。
【发明内容】
[0008]总地公开了一种流水线判决反馈单元(DFU)，其用于带局部反馈的减少状态Viterbi检测器。所公开的流水线判决反馈单元提高由减少状态Viterbi检测器通过基于部分码间干扰的估值的流水线计算而达到的最大数据速率，其中基于部分码间干扰的估值是部分码间干扰估值或部分无码间干扰信号估值。为此，公开了一种流水线判决反馈单元，计算多个基于部分码间干扰的估值，其中至少一个基于部分码间干扰的估值是根据一个选定的基于部分码间干扰的估值得出的；以及从对于到一个状态的路径延伸所计算出的基于部分码间干扰的估值当中选择所述选定的基于部分码间干扰的估值。
[0009]在一个示例性的实施例中，公开了一种对于具有信道脉冲响应的信道计算基于码间干扰的估值的流水线判决反馈单元，包括至少一个用于计算基于部分码间干扰的估值的功能性单元。该功能性单元包括至少一个复接器，用于从对于到一个状态的路径延伸的、基于部分码间干扰的估值当中选择基于部分码间干扰的估值；至少一个流水线寄存器，用于存储基于部分码间干扰的估值；以及至少一个算术电路，例如加法器或减法器，用来将与至少一个信道系数有关的码间干扰考虑进来。
[0010]所公开的方法和设备也可以用于其它应用，诸如在铜质I千兆比特或10千兆比特以太网中
[0011]通过参考以下的详细说明和附图，将更加全面地了解本发明，以及本发明的另外的特性和优点。
【专利附图】
【附图说明】
[0012]图1是对于具有ISI和加性噪声的通信信道的传统系统模型的示意性框图；
[0013]图2显示对于具有记忆力L=I的信道的栅格图；
[0014]图3显示对于具有记忆力L=4的信道的栅格图；
[0015]图4显示对于具有记忆力L=4和缩短信道记忆力K=I的信道的、对应于图3的完全状态栅格的减少状态栅格图；
[0016]图5是对于带局部反馈的示例性的传统的减少状态Viterbi检测器的示意性框图；
[0017]图6显示对应于图4的栅格的、带局部反馈的减少状态Viterbi检测器的详细的状态平行实施方案；
[0018]图7是包含流水线判决反馈单元(DFU)的减少状态Viterbi检测器的示意性框图；
[0019]图8是显示在DFU中具有一个流水线级的、图7的减少状态Viterbi检测器的实施方案的示意性框图；
[0020]图9是包含流水线判决反馈单元的另一个减少状态Viterbi检测器的示意性框图；
[0021]图10是显示在DFU中具有三个流水线级的、图9的减少状态Viterbi检测器的实施方案的示意性框图；
[0022]图11是显示在DFU中具有三个流水线级的、图9的减少状态Viterbi检测器的另一个实施方案的不意性框图；
[0023]图12是显示图10的减少状态Viterbi检测器的另一个实施方案的示意性框图；
[0024]图13是包含流水线的DFU和流水线分支度量单元(BMU)的减少状态Viterbi检测器的示意性框图；
[0025]图14是显示在DFU中具有两个流水线级和在BMU中具有一个流水线级的、图13的减少状态Viterbi检测器的实施方案的示意性框图；
[0026]图15显示在铜电缆线上1000BASE-T千兆比特以太网中的数据传输；
[0027]图16是1000BASE-T接收机实施方案的示意性框图；
[0028]图17是对于1000BASE-T千兆比特以太网的等效的离散时间信道模型的示意性框图；
[0029]图18是在1000BASE-T千兆比特以太网中的卷积编码的示意性框图；
[0030]图19显示在1000BASE-T千兆比特以太网中规定的四维栅格码的栅格图；
[0031]图20显示在1000BASE-T千兆比特以太网中的一维和四维子集划分；
[0032]图21是显示包含流水线式DFU和BMU的、用于1000BASE-T千兆比特以太网的减少状态Viterbi检测器的实施方案的示意性框图；
[0033]图22是显示使用一个流水线级计算部分无ISI信号估值的示意性框图；
[0034]图23是显示考虑更新的幸存信息的部分无ISI信号估值的选择的示意性框图；
[0035]图24是显示使用一个流水线级计算部分无ISI信号估值和预计算一维误差度量值的示意性框图；
[0036]图25是显示在图24上A型和B型一维误差度量值的计算的示意性框图；
[0037]图26是显示一维误差度量值的选择的示意性框图；以及
[0038]图27是显示对应于图19所示的栅格图的一个状态的幸存路径存储单元的行的示意性框图。
【具体实施方式】
[0039]本发明提高可以由减少状态Viterbi检测器达到的最大数据速率。根据本发明的一个方面，流水线判决反馈单元被提供给根据基于部分ISI的估值计算无ISI信号估值或ISI估值的减少状态Viterbi检测器，其中基于部分ISI的估值是使用选定的基于部分ISI的估值而计算的，所选定的基于部分ISI的估值是使用ACS判决从用于到相关状态的幸存路径延伸的数值当中选择的。基于部分ISI的估值是部分ISI估值或部分无ISI信号估值。根据本发明的另一方面，部分无ISI信号估值或部分ISI估值是使用与检测器所考虑的栅格结构相对应的复接器网络结构以流水线方式来计算的。
[0040]关于也被称为减少状态序列估值(RSSE)、(延时)判决反馈序列估值(DFSE)和并行判决反馈均衡(PDFE)的带局部反馈的减少状态Viterbi检测的详细讨论，例如参阅授权给 Haratsch 等的、名称为 “Method and Apparatus for Reducing theComputational Complexity and Relaxing the Critical Path of Reduced-StateSequence Estimation(RSSE)Techniques” 的美国专利申请号 6690754，该专利以引用的方式被包含在本文中并引用为参考文献。也参阅Lee和Messerschmidt, “DigitalCommunication，，，Kluwer Academic Publishers, 2nd ed.(1994)。
[0041]图1是具有ISI和加性噪声的通信信道100的传统系统模型的示意性框图。虽然示例性实施例是结合基带通信讨论的，但这里讨论的教导也可以应用于带通通信系统，这对于本领域的技术人员是很清楚的。此外，虽然为了易于说明，在图1中假设不采用栅格编码调制(TCM)，但所公开的技术可推广到使用TCM或其它调制方案的通信系统，下面将进一步描述。
[0042]调制器110把信息码元比映射成信道码元an。为了易于说明，假设每个信息码元的信息比特数为I。换句话说，信息码元bn等价于单个信息比特bn。调制器110根据以下规则把信息码元bn映射成二电平信道码元an:
[0043]
【权利要求】
1.一种用于使用减少状态检测技术计算信道的基于部分码间干扰的估值的方法，所述信道具有信道脉冲响应，所述方法包括以下步骤: 从先前对于到每个所述状态的路径延伸所计算出的基于部分码间干扰的估值当中，选择基于部分码间干扰的估值；以及 针对每个状态，对于至少一个信道系数的每个信道系数仅计算一个新的基于部分码间干扰的估值，其中，所述新的基于部分码间干扰的估值的至少一个是基于所选择的所述基于部分码间干扰的估值的，并且其中，所述新的基于部分码间干扰的估值是部分码间干扰估值和部分无码间干扰信号估值中的一个或多个。
2.如权利要求1所述的方法，其中所述选择步骤是基于从相应状态的判决进行的。
3.如权利要求1所述的方法，其中考虑由于所述信道脉冲响应的多个信道系数造成的码间干扰的基于部分码间干扰的估值是基于码间干扰的估值。
4.如权利要求1所述的方法，其中所述计算步骤还包括将所述选择的基于码间干扰的估值和与至少一个其它信道系数有关的码间干扰相加的步骤。
5.如权利要求1所述的方法，其中所述基于部分码间干扰的估值是部分码间干扰估值或部分无码间干扰信号估值。
6.一种对于具有信道脉冲响应的信道计算基于部分码间干扰的估值的流水线判决反馈单元，包括: 复接器，用于从先前所计算出的基于部分码间干扰的估值当中，选择基于部分码间干扰的估值；以及 处理元件，用于针对每个状态，对于至少一个信道系数的每个信道系数仅计算一个新的基于部分码间干扰的估值，其中，所述基于部分码间干扰的估值的至少一个是基于所选择的所述基于部分码间干扰的估值的，并且其中，所述新的基于部分码间干扰的估值是部分码间干扰估值和部分无码间干扰信号估值中的一个或多个。
7.一种对于具有信道脉冲响应的信道计算基于部分码间干扰的估值的流水线判决反馈单元，包括: 至少一个功能性单元，用于针对每个状态，对于至少一个信道系数的每个信道系数仅计算一个新的基于部分码间干扰的估值，其中，所述新的基于部分码间干扰的估值是部分码间干扰估值和部分无码间干扰信号估值中的一个或多个，并且其中所述功能性单元包括: 至少一个复接器，用于从先前对于到一个状态的路径延伸所计算的基于部分码间干扰的估值当中，选择所述新的基于部分码间干扰的估值； 至少一个流水线寄存器，用于存储基于部分码间干扰的估值；以及 至少一个加法器，用于将一个考虑了与至少一个信道系数有关的码间干扰的数值、和部分码间干扰估值与部分无码间干扰信号估值中的一个相加。
8.一种对于具有信道脉冲响应的信道计算基于部分码间干扰的估值的流水线判决反馈单元，包括: 多个算术电路，用于针对每个状态，对于至少一个信道系数的每个信道系数仅计算一个新的基于部分码间干扰的估值； 多个复接器，被配置为寄存器交换结构，用于从先前对于到一个状态的路径延伸所计算的基于部分码间干扰的估值当中，选择基于部分码间干扰的估值；以及 多个寄存器，用于存储所选择的所述基于部分码间干扰的估值和新计算的所述基于部分码间干扰的估值中的一个或多个。
9.一种计算基于部分码间干扰的估值的寄存器交换结构，包括多个功能性单元，其中每个功能性单元包括: 寄存器，存储基于部分码间干扰的估值； 复接器，使用判决来选择基于部分码间干扰的估值，所述判决是基于与所述基于部分码间干扰的估值以及所述判决相关的状态的；以及 算术电路，针对每个状态，对于每个信道抽头仅计算一个基于部分码间干扰的估值。
【文档编号】H04L25/03GK103905354SQ201410122909
【公开日】2014年7月2日 申请日期:2004年11月12日 优先权日:2004年10月8日
【发明者】埃里希·F·哈拉特施 申请人:艾格瑞系统有限公司