基于fpga的同步脉冲抖动抑制方法及系统的制作方法
【专利摘要】本发明公开了一种基于FPGA的同步脉冲抖动抑制方法及系统，通过先记录外部脉冲到达时刻，并缓冲在FPGA片上BlockRAM，然后预测下一个同步脉冲到达时刻，并依此触发产生本地同步脉冲，实现抖动消除，可同时满足缩短捕捉时间和高抖动抑制，提高了再生同步脉冲的抖动性能和稳定性，适用于对中低频同步信号处理，且实时性要求较高的场合。
【专利说明】基于FPGA的同步脉冲抖动抑制方法及系统
【技术领域】
[0001]本发明涉及一种基于FPGA的同步脉冲抖动抑制方法及系统，属于数据采集、通信和测试【技术领域】。
【背景技术】
[0002]目前，分时复用数字通信网极度依赖同步信号，若本地恢复的同步信号发生较大抖动，在某些情况下就可能引起设备性能的恶化导致数据采样出错，而出现通信误码。在级联通信系统中，同步抖动会使再生后的信号产生一个位置调制，它不但使再生判决瞬间信噪比恶化，而且还反映到再生后的信号中，传到下一个中继器，抖动沿中继链往下积累，从而限制了通信距离，定时抖动的存在，使得接收机同步系统不能准确地跟踪和捕获接收信号的定时信息。所以，为了降低系统的误码率，就必须采用各种有效的办法来抑制定时抖动的产生。
[0003]在工业控制和电力自动化领域，为了同步记录各种异步发生的事件或信号量，需要对不同物理分布的数据采集装置进行同步测量，而同步脉冲的抖动会导致精密测量误差增大，同步测量失去参考意义。此外，即使同步参考源等间隔向被同步设备发送同步帧，因为晶体老化和抖动及链路传输等原因也会引入随机抖动，仍需在被同步设备侧采取措施消除抖动。
[0004]为解决上述同步抖动带来的问题已经出现的多种方法，主要表现如下:
[0005]I)提高脉冲产生和传输电路的稳定性，为了降低脉冲宽度和周期的变化，源端的脉冲发生电路必须采用高稳定度晶体，同时要能产生具有较稳定带宽和周期的脉冲序列，同时保证同步脉冲从源端到目标端传输抖动；
[0006]2)通过VCO和软件校准的方法，以高稳定的压控晶体(VCO)为本地频率源，通过测量外部同步脉冲的周期，将周期误差进行卡尔曼滤波后转换为DAC的输入值，调整本地晶振的输出频率，从而获得一个长期与短期稳定度都很好的频标，来作为后级同步脉冲再生回路的频率产生本地同步脉冲；
[0007]3)数字锁相环，利用相位检测器检测输入脉冲和输出脉冲之间的相位差并通过环路滤波器对相位差进行累积和平滑进而控制数控振荡器实现抖动消除。
[0008]尽管上述的同步抖动的抑制方法，能有效地消除外同步信号中的一部分时延抖动，但各有缺点，方法I)的发送方必须采用高稳定时基，同时保证传输过程的低抖动，难度较大；方法2)需要VCO和DAC等复杂电路，成本较高且基于卡尔曼滤波算法包括矩阵求逆运算和矩阵连乘运算等迭代过程，运算较为复杂，难以在FPGA平台上实现；方法3)在使用锁相环的方案中要么使用简单单环方案，导致无法实现短的捕捉时间和较窄的环路带宽之间同时到达最优，要么使使用复杂的双环加VCXO的方案使整个成本和复杂度上升可靠性下降，而且，所有锁相环无一例外都引入负反馈回路，导致环路锁定时间变长，影响实时性。
[0009]因此，寻找一种有效的抗同步抖动的方法，是当前急需解决的问题。
【发明内容】
[0010]为了克服现有技术存在的不足及缺陷，本发明提供的基于FPGA的同步脉冲抖动抑制方法及系统，通过先记录外部脉冲到达时刻，并缓冲在FPGA片上Block RAM，然后预测下一个同步脉冲到达时刻，并依此触发新的本地脉冲，实现抖动消除，同时满足缩短捕捉时间和高抖动抑制，具有良好的应用前景。
[0011]本发明是通过如下步骤实现的:
[0012]步骤(1)，通过边沿检测器检测外同步脉冲的上升沿，并在上升沿到达时记录当前自由运行定时器的值，将该值作为当前时间戳tn，写入FPGA的片上BlockRAM ；
[0013]步骤(2)，外同步信号上升沿过后，将BlockRAM中记录的时间戳取出构造序列 ；
[0014]步骤(3)，选取{tn}的VW…、tn*n+l个观测数据,构造差序列{Atn}，使得Atn= ?η-νι，利用{Atn}的均值来估计输入同步脉冲的间「Rr
[0015]步骤(4)，选取序列{tn}的W…、、共η个观测数据构建基准序列{ts n}，使得& = I1+S1A- =r -(η-\)Τ =tm]+t其中，I1为对应L时外同步脉冲基准时刻，E1-..enStsytsn相对于tml的随机抖动，并用{tsn}的均值估计出主设备同步脉冲的基准时刻I;
[0016]步骤(5)，构建线性估计方程f?+1 =Zml +/#，根据已经估计的同步脉冲间隔和外同步脉冲基准时刻L1，预测新的同步脉冲到达时刻L1;
[0017]步骤(6)，将f?+1减去需要偏移量后写入输出比较器的输出寄存器；
[0018]步骤(7)，输出比较器不断比较本地自由运行的定时器和输出寄存器的值，一旦二者一致，触发同步脉冲再生器展宽输出本地同步脉冲。
[0019]前述的基于FPGA的同步脉冲抖动抑制方法，其特征在于:步骤(3)选取{tn}的tQ、
h、t2、…、tn*n+l个观测数据，构建差序列{Atn}，并利用公式⑴估计输入同步脉冲的
间隔Ts，
[0020]
【权利要求】
1.一种基于FPGA的同步脉冲抖动抑制方法，其特征在于:包括以下步骤， 步骤(1)，通过边沿检测器检测外同步脉冲的上升沿，并在上升沿到达时记录当前自由运行定时器的值，将该值作为当前时间戳tn，写入FPGA的片上BlockRAM ； 步骤(2)，外同步信号上升沿过后，将BlockRAM中记录的时间戳取出构造序列{tn}； 步骤(3)，选取{tn}的tQ、V t2、…、tn*n+l个观测数据，构造差序列{Atn}，使得Atn = W1，利用{AtJ的均值来估计输入同步脉冲的间隔之； 步骤⑷，选取序列{tn}的^吣次共11个观测数据构建基准序列{ts—J，使得ts—i== tml+ ε t =t -{n-\)fs =tmJ+en，其中，tm—:为对应h时外同步脉冲基准时刻， ^为^^^”相对于七^的随机抖动’并用{ts J的均值估计出主设备同步脉冲的基准时刻L； 步骤(5)，构建线性估计方程，根据已经估计的同步脉冲间「R71和外同步脉冲基准时刻L，预测新的同步脉冲到达时刻L1; 步骤(6)，将? ,减去需要偏移量后写入输出比较器的输出寄存器； 步骤(J)，输出比较器不断比较本地自由运行的定时器和输出寄存器的值，一旦二者一致，触发同步脉冲再生器展宽输出本地同步脉冲。
2.根据权利要求1所述的基于FPGA的同步脉冲抖动抑制方法，其特征在于:步骤(3)选取It1J的…、tn*n+l个观测数据，构建差序列{ AtJ，并利用公式⑴估计输入同步脉冲的间隔?，
3.根据权利要求1所述的基于FPGA的同步脉冲抖动抑制方法，其特征在于:步骤(4)根据序列{tsn}的均值，利用公式(2)估算主设备同步脉冲发生时刻4α，
4.运行权利要求1所述的基于FPGA的同步脉冲抖动抑制方法的系统，其特征在于:包括在FPGA芯片内构建的以下部件， 边沿检测器，用来检测外同步脉冲的上升沿同时触发时间戳记录； 时间戳记录和参数计算器，用于记录外同步脉冲到达时刻并估算外同步脉冲的间隔?和外同步脉冲的基准时刻L> BlockRAM，位于FPGA片上RAM资源，用来存储时间戳数据； 本地自由运行定时器，用于产生时间戳和参与输出触发脉冲形成； 同步预测器，由估算的输入同步脉冲的间「Rr和主设备同步脉冲发生时刻L，预测新的同步脉冲到达时刻，并根据需要进行移相； 输出比较器，通过不断比较?+1和本地自由运行定时器，当二者一致时输出同步触发脉冲； 同步脉冲再生器，在输出比较器的触发下展宽输出本地同步脉冲； 所述边沿检测器的输入端输入外部同步信号，边沿检测器的输出端与时间戳记录及参数计算器相连接，所述时间戳记录及参数计算器分别与BlockRAM、本地自由运行定时器相连接，所述时间戳记录及参数计算器的参数输出端依次连接有同步预测器、输出比较器和同步脉冲再生器，所述本地自由运行定时器还与输出比较器相连接，所述同步脉冲再生器展宽输出本地同步脉冲。
【文档编号】H04J3/06GK103905137SQ201410166706
【公开日】2014年7月2日 申请日期:2014年4月23日 优先权日:2014年4月23日
【发明者】庞吉耀 申请人:南京磐能电力科技股份有限公司