一种多级数字信道化接收的制造方法
【专利摘要】本发明公开了一种多级数字信道化接收机，包括双通道高速模数转换器、现场可编程门阵列FPGA1、及信号识别和参数估计单元，两路中频信号进入ADC转换成数字信号，之后进入FPGA1中，FPGA1中采用并行结构进行两级信道化处理，再传输到信号识别和参数估计单元；信号在信号识别和参数估计单元，先经FPGA2提取信号的常规特征参数并进行信号初步分选，然后将有效信号分配到DSP1、及DSP2中进行第三级信道化处理，利用快速傅氏变换计算信号的频率、并对调制格式等参数进行识别，随后将处理结果反馈给FPGA2，由FPGA2完成多参数关联的信号精细分选。本发明采用了串并结合的多级信道化结构，降低了硬件资源的耗费，信道带宽灵活可变，可适应不同带宽信号的全概率捕获。
【专利说明】一种多级数字信道化接收机
【技术领域】
[0001]本发明涉及信号接收领域，尤其是一种多级数字信道化接收机。
【背景技术】
[0002]宽带数字侦察接收机接收的是非合作信号，其中信号个数、信号带宽、信号位置都是未知且时变的，因此要求接收机具有大瞬时带宽、高灵敏度、大动态范围、多信号实时处理能力，且能实现监视频带内信号的全概率接收，信道化接收机具备上述全部特点，因此在电子对抗等领域得到了广泛应用。
[0003]信道化接收机中使用的信道化技术主要有:基于数字下变频的方法和基于多相分解的DFT滤波器组的方法。当信道数目较少时，基于数字下变频的信道化方法很有效，但是当信道数目较多时，它需要耗费较多的硬件资源。基于多相分解的DFT滤波器组的信道化方法由于采用多相滤波结构和FFT快速算法可以极大地减少计算量，但它的缺点是要求信道带宽为等间隔均匀分布，且信道数目为2的整数次幂，缺乏灵活性，当接收宽带信号时存在跨信道问题。
[0004]上述信道化方法都是均匀信道化划分方法，因此这种信道划分是“盲目”的。为了使信道化接收机具有高灵敏度，往往希望子带信道带宽尽可能的小，即尽可能地增加均匀信道化的数目；然而对于宽带信号来说，当信号带宽大于均匀信道化子带信道带宽时，将出现“跨信道”问题，此时信道却不能随之改变，最终不能准确地完成信号的接收。
[0005]目前对于子信道带宽不等且非均匀信道分布的情况，通常还是采用并行的数字下变频结构。该结构在子信道数目较大时运算量会变得很大，同时需要耗费大量的硬件资源，因此其实现也变得较为困难。
[0006]宽带数字侦察接收机接收的是非合作信号，其中信号个数、信号带宽、信号位置都是未知且时变的，因此要求接收机具有大瞬时带宽、高灵敏度、大动态范围、多信号实时处理能力，且能实现监视频带内信号的全概率接收，为了满足上述要求，宽带数字侦察接收机采用了非均匀信道带宽划分的信道化接收机方案。先将宽带信号进行均匀信道化接收，然后使用信道检测与判别技术检测出实际信号的带宽，最后再使用带宽非均匀划分的信号重构滤波器恢复出宽带信号。
[0007]在现有的技术方案中存在如下不足:
[0008]当接收机的带宽变得更宽、模数转换器的采样时钟频率更高时，现有的技术方案面临着数据处理量过大、重构滤波器设计困难的问题，硬件电路不能满足实时数据处理的要求。
[0009]DSP和FPGA之间通过数据线和地址线的连接方案不能满足高速率的数据传输要求。
[0010]子带重构宽带信道化的方法面临硬件资源耗费多的问题。
【发明内容】
[0011]针对现有技术的不足，本发明提出一种低硬件耗费的、易于实现的、子信道带宽可灵活设置的多级数字信道化接收机方案。以较少的硬件资源实现宽带信号的信道化接收，可用于对信号数量、信号带宽、信号位置都是未知且时变的非合作信号的全概率接收。
[0012]本发明采用如下技术方案:
[0013]一种多级数字信道化接收机，包括双通道高速模数转换器、现场可编程门阵列FPGA1、及信号识别和参数估计单元，信号识别和参数估计单元包括现场可编程门阵列FPGA2、两个数字信号处理器DSPl及DSP2 ;两路中频信号进入双通道高速模数转换器转换成数字信号，数字信号进入FPGAl中，FPGAl中采用并行结构将信道划分为宽带信道化、及窄带信道化两级信道化处理，两级信道化过程并行运行，信道化处理后的数字信号传输到信号识别和参数估计单元；数字信道化处理后的信号进入信号识别和参数估计单元后，经FPGA2提取信号的常规特征参数并进行信号初步分选，然后将有效信号分配到DSP1、及DSP2中进行第三级信道化处理，利用快速傅氏变换计算信号的频率、并对调制格式等参数进行识别，随后再将处理结果反馈给FPGA2，由FPGA2完成多参数关联的信号精细分选。
[0014]本发明一种多级数字信道化接收机，所述宽带信道化分为奇信道排列、及偶信道排列两种排列方式，窄带信道化分为奇信道排列、及偶信道排列两种排列方式，FPGAl动态改变滤波系数实现信道化在奇信道排列、及偶信道排列之间的切换。
[0015]本发明一种多级数字信道化接收机，所述信道化处理后的数字信号在存储器DDR3中进行缓存，以适应FPGAl与信号识别和参数估计单元中的FPGA2之间的数据吞吐率。
[0016]本发明一种多级数字信道化接收机，所述FPGAl与FPGA2之间通过高速GTX总线和两组并行总线Para Ports进行数据交换；FPGA2与DSP1、DSP2之间通过高速GTX总线进行数据交换；DSP1与DSP2之间通过Hyper Link接口进行数据交换。
[0017]本发明一种多级数字信道化接收机，还包括参考信号，参考信号经锁相环PLL为双通道高速模数转换器提供1.8GHz的时钟采样频率；参考信号经时钟发生器后向FPGAl、及信号识别和参数估计单元提供200MHz的参考时钟信号。
[0018]本发明的有益技术效果:
[0019]一种多级数字信道化接收机采用了串并结合的多级信道化结构，有效降低了硬件资源的耗费，信道带宽灵活可变，可适应不同带宽信号的全概率捕获。
【专利附图】
【附图说明】
[0020]图1为本发明的多级信道化接收机结构框图。
[0021]图2为带宽的信道化结构示意图。
[0022]图3为串并行结构示意图。
【具体实施方式】
[0023]结合附图1至3，对本发明的【具体实施方式】作进一步说明:
[0024]一种多级数字信道化接收机，包括双通道高速模数转换器(简称ADC)、现场可编程门阵列FPGA1、及信号识别和参数估计单元。信号识别和参数估计单元包括现场可编程门阵列FPGA2、数字信号处理器DSP。数字信号处理器DSP有两个，分别为第一数字信号处理器DSP1、及第二数字信号处理器DSP2。两通道高速模数转换器ADC的采样时钟频率为1.8GHz，能实时采集数据。多级数字信道化接收机包括两个现场可编程门阵列FPGA，为了方便区分描述，分别命名为现场可编程门阵列FPGAl (即第一现场可编程门阵列)、及现场可编程门阵列FPGA2(即第二现场可编程门阵列)。
[0025]两路中频信号进入双通道高速模数转换器ADC转换成数字信号，数字信号进入FPGAl中，FPGAl中采用并行结构将信道划分为宽带信道化、及窄带信道化两级信道化处理，两级信道化过程并行运行，信道化处理后的数字信号传输到信号识别和参数估计单元。数字信道化处理后的信号进入信号识别和参数估计单元后，经FPGA2提取信号的常规特征参数并进行信号初步分选，然后将有效信号分配到DSP1、及DSP2中进行第三级信道化处理，利用快速傅氏变换计算信号的频率、并对调制格式等参数进行识别，随后再将处理结果反馈给FPGA2，由FPGA2完成多参数关联的信号精细分选。信道化处理保证数据率转换模块的灵活与高效，从而可以匹配不同带宽辐射信号的接收。多级信道化结构有效地降低了硬件资源的浪费，在相同的硬件配置下，可以使接收机的带宽变得更宽、模数转换器的采样时钟频率变的更高。
[0026]信道化处理后的数字信号在存储器DDR3中进行缓存，以适应FPGAl与信号识别和参数估计单元中的FPGA2之间的数据吞吐率，同时传输到信号识别和参数估计单元。FPGA2接收到FPGAl传输过来的信号数据后，先提取信号常规参数并进行信号的初步分选，然后将有效信号的数据分发到DSPl和DSP2中，利用FFT等快速算法精确估计信号频率，并对调制格式的参数进行识别，最后将处理结果返回给FPGA2。FPGA2同时承担中控单元的功能，将信号的各种特征参数进行融合处理，完成辐射源的识别。存储器DDR3为第三代双倍数据率同步动态随机存取存储器，更省电、传输效率更快。
[0027]DSPl和DSP2均为八核信号处理器，即DSPl和DSP2信号处理器中均含有八个核心处理单元，FPGA2将接收的数据随机分配给DSPl和DSP2中闲置的核心处理单元进行处理，提高了数据处理的效率。
[0028]FPGAl与FPGA2之间通过高速GTX总线和两组并行总线Para Ports进行数据交换；FPGA2与DSP1、DSP2之间通过高速GTX总线进行数据交换；DSP1与DSP2之间通过HyperLink接口进行数据交换。Hyper Link接口为DSPl与DSP2之间提供一种高速、低延迟，弓丨脚数少的通信连接接口。数据传输速度比以往单一的地址数据总线更具优势，能满足高速率的数据传输要求。
[0029]参考信号经锁相环PLL为双通道高速模数转换器ADC提供1.8GHz的时钟采样频率。锁相环PLL主要有压控振荡器和锁相环集成电路组成，为双通道高速模数转换器ADC提供稳定的时钟采样频率。参考信号经时钟发生器后向FPGA1、及信号识别和参数估计单元提供200MHz的参考时钟信号。
[0030]结合图2和图3，两路中频信号经双通道高速模数转换器ADC转换成数字信号送入FPGA1，宽带信道化相当于图3中的第一级信道化处理，窄带信道化相当于图3中的第二级信道化处理，两级信道化输出数据经过带宽及信道判别后，送入信号处理器DSPl或DSP2中进行第三级信道化处理，第三级信道化的带宽可根据信号捕获情况灵活设置，能最大限度避免信号跨信道的情况。
[0031]本发明多级数字信道化接收机采用了串并结合的多级信道化结构，有效降低了硬件资源的耗费。以较少的硬件资源实现宽带信号的信道化接收，可用于对信号数量、信号带宽、信号位置都是未知且时变的非合作信号的全概率接收。
[0032]当然，以上说明仅仅为本发明的较佳实施例，本发明并不限于列举上述实施例，应当说明的是，任何熟悉本领域的技术人员在本说明书的指导下，所做出的所有等同替代、明显变形形式，均落在本说明书的实质范围之内，理应受到本发明的保护。
【权利要求】
1.一种多级数字信道化接收机，其特征在于，包括双通道高速模数转换器、现场可编程门阵列FPGA1、及信号识别和参数估计单元，信号识别和参数估计单元包括现场可编程门阵列FPGA2、两个数字信号处理器DSPl及DSP2 ； 两路中频信号进入双通道高速模数转换器转换成数字信号，数字信号进入FPGAl中，FPGAl中采用并行结构将信道划分为宽带信道化、及窄带信道化两级信道化处理，两级信道化过程并行运行，信道化处理后的数字信号传输到信号识别和参数估计单元； 数字信道化处理后的信号进入信号识别和参数估计单元后，先经FPGA2提取信号的常规特征参数并进行信号初步分选，然后将有效信号分配到DSP1、及DSP2中进行第三级信道化处理，利用快速傅氏变换计算信号的频率、并对调制格式等参数进行识别，随后再将处理结果反馈给FPGA2，由FPGA2完成多参数关联的信号精细分选。
2.根据权利要求1所述的一种多级数字信道化接收机，其特征在于，所述宽带信道化分为奇信道排列、及偶信道排列两种排列方式，窄带信道化分为奇信道排列、及偶信道排列两种排列方式，FPGAl动态改变滤波系数实现信道化在奇信道排列、及偶信道排列之间的切换。
3.根据权利要求1所述的一种多级数字信道化接收机，其特征在于，所述信道化处理后的数字信号在存储器DDR3中进行缓存，以适应FPGAl与信号识别和参数估计单元中的FPGA2之间的数据吞吐率。
4.根据权利要求1所述的一种多级数字信道化接收机，其特征在于，所述FPGAl与FPGA2之间通过高速GTX总线和两组并行总线Para Ports进行数据交换；FPGA2与DSPl、DSP2之间通过高速GTX总线进行数据交换；DSP1与DSP2之间通过Hyper Link接口进行数据交换。
5.根据权利要求1所述的一种多级数字信道化接收机，其特征在于，还包括参考信号，参考信号经锁相环PLL为双通道高速模数转换器提供1.SGHz的时钟采样频率；参考信号经时钟发生器后向FPGA1、及信号识别和参数估计单元提供200MHz的参考时钟信号。
【文档编号】H04B1/16GK104168036SQ201410347191
【公开日】2014年11月26日 申请日期:2014年7月21日 优先权日:2014年7月21日
【发明者】郝绍杰, 何鹏, 韩俊辉, 赵新明 申请人:中国电子科技集团公司第四十一研究所