10t全局快门像素单元及其信号采集方法和制造方法
【专利摘要】本发明公开了一种全局快门像素单元，包括：用于感光二极管；信号读取电路；信号保持电路和信号输出电路。信号读取电路包括并联的第一和第二保持电路，用于分别采样并保持复位信号和感光二极管信号，每一保持电路包括存储结构和串联的第一和第二开关管，存储结构一端连接于第一和第二开关管之间，另一端接地。每个存储结构包括位于第一开关管的栅氧化层之下的N型重掺杂区及其下方的P型重掺杂区，N型重掺杂区和P型重掺杂区形成PN结电容，N型重掺杂区和其上方的第一开关管的栅氧化层及多晶硅层形成与PN结电容并联的MOS电容。本发明能够实现高动态范围和高填充因子。
【专利说明】 10T全局快门像素单元及其信号采集方法和制造方法
【技术领域】
[0001]本发明涉及图像传感器领域，特别涉及一种全局快门像素单元及其信号采集方法和制造方法。
【背景技术】
[0002]如今，CMOS传感器获得因其所拥有的较高灵敏度、较短曝光时间和日渐缩小的像素单元尺寸被广泛用作成像设备。CMOS图像传感器通常采用两种曝光方式:滚动曝光(Rolling Shutter)和全局曝光(Global Shutter)。传统的4T像素单元像元通常属于滚动曝光像元(Rolling Shutter Pixel),对于其组成的CMOS图像传感器的像素单元阵列来说，不同行(列)的像素单元的曝光时间并不同时开始或终止，这一非同时性对于普通成像设备应用来说没有问题，但是对于高帧率拍摄图像时，则会引起明显的图像失真与变形。因此，当进行高速运动物体的成像时，需要通过全局快门的像素单元来实现。
[0003]图1显示了现有技术的8T全局快门像素单元的电路图。如图所示，整个像素单元包括8个NM0S晶体管，分别为传输晶体管Ml、复位晶体管M2、第一源跟随器M3、预充电晶体管M4、开关晶体管M5、开关晶体管M6、第二源跟随器M7以及行选通管M8。像素单元还包括两个M0S电容C1和C2。控制信号TX、RST、PC、S1、S2、RS分别控制传输晶体管Ml、复位管M2、预充电管M4、开关晶体管M5、M6和行选通管M8的打开和关闭。8T全局快门像素单元的工作原理如下:
[0004]首先将控制信号TX/RST同时置高，使得传输晶体管Ml、复位晶体管M2同时打开，此时，电源电压VDD对感光二极管进行充电复位，同时悬浮节点FD(即第一晶体管M3的栅极)进行复位。之后，将TX信号置低使第一晶体管Ml关闭，感光二极管开始处于曝光状态。将控制信号PC，S1，S2置高，晶体管M4、M5、M6打开，电容C1和C2均存储复位信号。接着将开关晶体管M6关闭，复位信号存储于电容C2中。将传输晶体管Ml打开，完成曝光过程。再将开关晶体管M5打开，将感光二极管的信号存储到C1电容中后再次关闭开关晶体管M5。之后进行信号的输出，首先开关晶体管M6保持关闭，电容C2存储的复位信号Vreset输出；然后将开关晶体管M6打开，此时电容C1中存储的感光二极管信号Vsignal与电容C2电容中存储的复位信号Vreset进行混合，使得电容C2中存储的信号变为=1/2 (Vreset+Vsignal)并再次输出。而这两次输出信号之差Vout = l/2(Vreset-Vsignal)即为像素单元的像素信号。
[0005]传统的8T全局像元虽然能够同时进行像素曝光，但动态范围只有一般像素单元动态范围的一半。此外，该全局像兀中用于存储信号的电容Cl、C2主要米用M0S电容，由于信号需要在电容上存储较长的一段时间(10毫秒以上)，一方面要求电容的容值较高，在20fF以上，另一方面要求电容对地的漏电较小，在10pA左右。为减小漏电，M0S电容的栅氧厚度往往较大，这就导致为了达到足够的电容容值，需要使用较大面积的M0S电容。而M0S电容占据较大的像素单元面积必然会造成在像素单元总面积不变的情况下不得不减小像素单元内光电二极管的感光面积，也就减小了像素单元的填充因子。
【发明内容】
[0006]本发明的主要目的在于克服现有技术的缺陷，提供一种具有高动态范围及高充因子的全局快门像素单元。
[0007]为达成上述目的，本发明提供一种全局快门像素单元，包括感光二极管，用于将接收的光信号转换为电信号；信号读取电路，与所述感光二极管相连，用于先后读取所述全局快门像素单元的复位信号以及感光二极管信号；信号保持电路，与所述信号读取电路相连，其包括并联的第一和第二保持电路，用于分别采样并保持所述复位信号和所述感光二极管信号，每一所述保持电路包括存储结构和串联的第一开关管和第二开关管，所述第一开关管连接所述信号读取电路的输出端，所述存储结构一端连接于所述第一开关管和第二开关管之间，另一端接地；信号输出电路，与所述信号保持电路相连，用于依次采样并输出所述复位信号及所述感光二极管信号，其中所述复位信号与所述感光二极管信号之差表征所述全局快门像素单元的信号。其中，每一所述保持电路中，所述存储结构包括位于所述第一开关管的栅氧化层之下的N型重掺杂区及其下方的P型重掺杂区，所述N型重掺杂区和P型重掺杂区形成PN结电容，所述N型重掺杂区和其上方的所述第一开关管的栅氧化层及多晶硅层形成与所述PN结电容并联的MOS电容；所述第一保持电路中，所述N型重掺杂区与所述第一开关管的漏区相连；所述第二保持电路中，所述N型重掺杂区与所述第一开关管的源区相连。
[0008]优选的，所述第一保持电路中，所述第二开关管的源区与所述N型重掺杂区相连；所述第二保持电路中，所述第二开关管的漏区与所述N型重掺杂区相连。
[0009]优选的，所述信号读取电路包括传输管、悬浮节点、复位管、第一源跟随器和预充电管，所述传输管的漏极、所述第一源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述预充电管的漏极与所述第一源跟随器的源极、所述信号保持电路的输入端相连、源极接地；所述复位管的漏极接复位电压，所述第一源跟随器的漏极接电源电压。
[0010]优选的，所述信号输出电路包括第二源跟随器及行选通管，所述第二源跟随器的栅极连接所述信号保持电路的输出端、漏极连接电源电压、源极连接所述行选通管的源极；所述行选通管的栅极连接行选通信号，漏极作为所述全局快门像素单元的输出端。
[0011]优选的，所述行选通管的漏极连接一第一尾电流，同时还通过一控制开关连接一第二尾电流。
[0012]本发明还提供了一种上述全局快门像素单元的信号采集方法，包括:
[0013]步骤S1:通过所述信号读取电路读取所述复位信号；
[0014]步骤S2:将所述复位信号保持于所述第一保持电路的存储结构中；
[0015]步骤S3:通过所述信号读取电路读取所述感光二极管信号；
[0016]步骤S4:将所述感光二极管信号保持于所述第二保持电路的存储结构中；
[0017]步骤S5:通过所述信号输出电路依次输出所述两个保持电路中所保持的信号。
[0018]优选的，所述信号读取电路包括传输管、悬浮节点、复位管、第一源跟随器和预充电管；所述传输管的漏极、所述第一源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述预充电管的漏极与所述第一源跟随器的源极以及所述信号保持电路的输入端相连，所述预充电管的源极接地；所述复位管的漏极接复位电压，所述第一源跟随器的漏极接电源电压；其中，步骤S1包括:步骤Sll:开启所述复位管及所述传输管，对所述悬浮节点进行电荷清空和复位；步骤S12:关断所述传输管，使所述全局快门像素单元开始曝光；步骤S13:开启所述预充电管。步骤S2包括:步骤S21:开启所述两个保持电路的第一开关管，关断所述两个保持电路的第二开关管，使每一所述保持电路的存储结构均采样所述预充电管所输出的复位信号；步骤S22:关断所述复位管；关断所述第一保持电路的第一开关管将所述复位信号存储于该第一保持电路的所述存储结构中。步骤S3包括:开启所述传输管，所述全局快门像素单元完成曝光。步骤S4包括:步骤S41:通过所述第二保持电路的存储结构采样所述预充电电容输出的所述感光二极管信号；步骤S42:关断所述传输管，关断所述第二保持电路的第一开关管，将所述感光电信号存储于所述第二保持电路的存储结构中。
[0019]优选的，所述信号输出电路包括第二源跟随器及行选通管，所述第二源跟随器的栅极连接所述信号保持电路的输出端、漏极连接电源电压、源极连接所述行选通管的漏极；所述行选通管的栅极连接行选通信号，源极作为所述全局快门像素单元的输出端；步骤S5包括:步骤S51:开启所述行选通管及所述第一保持电路的第二开关管，输出所述第一保持电路的存储结构所保持的信号；步骤S52:关断所述第一保持电路的第二开关管，开启所述第二保持电路的第二开关管，输出所述第二保持电路的存储结构所保持的信号。
[0020]本发明还提供了一种上述全局快门像素单元的信号保持电路的制造方法，包括:
[0021]在衬底有源区制作P阱区；
[0022]定义第一保持电路区域和第二保持电路区域；
[0023]在每一所述保持电路区域定义存储结构区域并进行P型离子注入以形成P型重掺杂区；
[0024]在所述存储结构区域进行N型离子注入以形成N型重掺杂区；
[0025]在所述第一保持电路区域和第二保持电路区域制作第一开关管的栅氧化层和多晶硅层以及第二开关管的栅氧化层和多晶硅层，其中每一所述保持电路区域中，所述第一开关管的栅氧化层和多晶硅层部分覆盖所述N型重掺杂区，其覆盖所述N型重掺杂区部分与所述N型重掺杂区形成所述M0S电容，所述N型重掺杂区和P型重掺杂区形成所述PN结电容，同时所述第一保持电路区域中的N型重掺杂区形成所述第一保持电路的第一开关管的漏极，所述第二保持电路区域中的N型重掺杂区形成所述第二保持电路的第一开关管的源极；
[0026]进行N型离子注入形成所述第一保持电路的第一开关管的源极以及所述第二保持电路的第一开关管的漏极。
[0027]优选的，所述第一保持电路区域的N型重掺杂区具有未被所述第一栅氧化层和第一多晶硅层覆盖的部分，该部分形成所述第一保持电路的第二开关管的源极；所述第二保持电路区域的N型重掺杂区具有未被所述第一栅氧化层和第一多晶硅层覆盖的部分，该部分形成所述第二保持电路的第二开关管的漏极。
[0028]本发明的优点在于通过并联设置的两个保持电路的存储结构分别保持复位信号和感光二极管信号，使得输出的像素信号的动态范围较高，此外将存储结构通过P型注入和N型注入分别形成于开关管的栅极多晶硅之下，与开关管的源极/漏极共用N型重掺杂区，使得存储结构占用面积更小，电容值更大，从而在像素单元总面积不变的情况下提高了像素单元填充因子。
【专利附图】
【附图说明】
[0029]图1所示为现有技术的全局快门像素单元的电路图；
[0030]图2所示为本发明一实施例的全局快门像素单元的电路示意图；
[0031]图3所示为本发明一实施例的全局快门像素单元信号采集的时序图；
[0032]图4所示为本发明一实施例的全局快门像素单元中的信号保持电路的剖视图。
【具体实施方式】
[0033]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
[0034]图2是本发明全局快门像素单元的电路示意图。
[0035]如图2所示，全局快门像素单元包括依次相连的感光二极管10，信号读取电路20，信号保持电路30和信号输出电路40。其中，感光二极管10用于将其接收的光信号转换为电信号。信号读取电路用于先后读取像素单元的复位信号Vreset以及感光二极管信号Vsignal。信号保持电路30用于对复位信号Vreset和感光二极管信号Vsignal进行米样和保持，其中复位信号与感光二极管信号之差能够表征全局快门像素单元的信号。信号输出电路40则依次采样该复位信号及感光二极管信号并输出。
[0036]信号保持电路包括并联的两个保持电路，每个保持电路中包括串联的第一开关管M6 (M5)和第二开关管M8(M7)、存储结构SNl (SN2)。在第一保持电路中，开关管M6的源极连接信号读取电路的输出端，栅极由控制信号S2控制，漏极连接开关管M8的源极；开关管M8的栅极由控制信号S3控制，漏极为输出端；存储结构SNl —端连接于开关管M6和M8之间(即开关管M6的漏极)，另一端接地。在第二保持电路中，开关管M5的漏极连接信号读取电路的输出端，栅极由控制信号SI控制，源极连接开关管M7的漏极；开关管M7的栅极由控制信号S3控制，源极为输出端与开关管M8的漏极相连；存储结构SN2 —端连接于开关管M5和M7之间(即开关管M5的源极)，另一端接地。
[0037]请结合参照图4，在第一保持电路中，存储结构SNl位于开关管M6的栅氧化层104a的下方，开关管M6的栅氧化层104a上方为其多晶硅层105a。存储结构SNl包括位于P阱区101内的P型重掺杂区102a和位于P型重掺杂区102a上的N型重掺杂区103a，其中，N型重掺杂区103a与开关管M6的漏区相连，也即是共用同一 N型重掺杂区。由此，N型重掺杂区103a和P型重掺杂区102a形成PN结电容，N型重掺杂区103a和其上方的开关管M6的栅氧化层104a及多晶硅层105a形成MOS电容，MOS电容与PN结电容是并联的。由于开关管M6的漏极和存储结构SNl共用同一 N型重掺杂区103a，减小了 MOS电容所需的面积，另一方面由于MOS电容与PN结电容并联增加了整体的电容值，因此第一保持电路中的存储结构具有更小的电容面积和更大的电容容值。
[0038]类似的，在第二保持电路中，存储结构SN2位于开关管M5的栅氧化层104c的下方，开关管M5的栅氧化层104c上方为其多晶硅层105c。存储结构SN2包括位于P阱区101内的P型重掺杂区102b和位于P型重掺杂区102上的N型重掺杂区103b，其中，N型重掺杂区103b与开关管M5的源区相连，也即是共用同一 N型重掺杂区。由此，N型重掺杂区103b和P型重掺杂区102b形成PN结电容，N型重掺杂区103b和其上方的开关管M6的栅氧化层104b及多晶硅层105b形成MOS电容，MOS电容与PN结电容是并联的。开关管M5的源极和存储结构SN2共用同一 N型重掺杂区103b，从而减小了电容所需的面积，并通过并联的PN结电容增加了整体的电容值。
[0039]此外，在本实施例中，开关管M8的源区与N型重掺杂区103a相连；第二开关管M7的漏区与N型重掺杂区103b相连，进一步减小了面积。
[0040]请继续参照图2，本实施例中信号读取电路20包括传输管M2、悬浮节点FD、复位管Ml、第一源跟随器M3和预充电管M4。各晶体管的连接关系如下:
[0041]传输管M2的源极连接感光二极管，漏极与第一源跟随器M3的栅极和复位管Ml的源极共同连接于悬浮节点FD，栅极由控制信号TX控制；
[0042]预充电管M4的漏极与第一源跟随器M3的源极相连而作为信号读取电路的输出端、源极接地、栅极由控制信号PC控制；
[0043]复位管Ml的漏极接复位电压Vreset，栅极由控制信号RST控制；
[0044]第一源跟随器M3的漏极接电源电压VDD。
[0045]当控制信号RST置高时将悬浮节点FD的电压拉高至复位电压Vreset，从而对悬浮节点FD的电荷进行清空和复位，复位电压Vreset经第一源跟随器M3输出。当控制信号RST置低而信号TX置高时，传输管M2打开，感光二极管转换的模拟电信号传输至悬浮节点FD,再经第一源跟随器M3输出。
[0046]信号输出电路40包括第二源跟随器M9及行选通管M10，第二源跟随器M9的栅极连接信号保持电路的输出端、漏极连接电源电压VDD、源极连接行选通管MlO的源极，行选通管M9的漏极为信号输出电路的输出端OUTPUT，通过列级数据线将采样的信号输出。行选通管MlO的漏极同时也连接至接地的第一尾电流源11，第一尾电流源11提供激励保障全局像元的正常工作。在一较佳实施例中，行选通管MlO的漏极还可通过一控制开关连接第二尾电流源12的输入端，尾电流源12的输出端接地。在信号输出电路每次采样信号保持电路的第二存储结构所保持的信号(复位信号或混合信号)之前，发出信号S3使该控制开关短暂导通后关断，而将行选通管MlO的漏极短暂接地，使得每次信号采样开始时行选通管MlO的漏极均处于一个参考电位水平(即GND)，可以避免由于前一次信号读取对后一次信号读取的寄生影响，即所谓的“ Image Leg”效应。
[0047]接下来将结合图2的电路示意图和图3的信号采集时序图对本发明的全局快门像素单元的工作原理及信号采集方法加以说明。
[0048]首先，进行步骤S1:通过信号读取电路读取像素单元的复位信号。
[0049]具体地，将控制信号RST和TX置高，开启复位管Ml及传输管M2，对感光二极管进行充电复位，对悬浮节点FD进行电荷清空和复位，悬浮节点FD的电压拉高至复位电压Vreset。
[0050]然后，将控制信号TX置低，关断传输管M2，全局像元开始曝光。
[0051 ] 之后，将控制信号PC置高，开启预充电管M4，信号读取电路读出复位信号Vreset。
[0052]步骤S2:将复位信号保持于第一保持电路的存储结构中。
[0053]本步骤中，首先将控制信号S2、SI置高，开启两个保持电路中的第一开关管M6、M5，关断两个保持电路中的第二开关管M8、M7，使得每个保持电路的存储结构SN1、SN2均采样预充电管输出的复位信号Vreset。
[0054]然后，控制信号RESET置低，关断复位管。控制信号S2置低，关断开关管M6，将复位信号Vreset存储在第一保持电路的存储结构SN1中。
[0055]步骤S3:通过信号读取电路读取感光二极管信号。
[0056]本步骤中，首先将控制信号TX置高，传输管M2开启，曝光结束，感光二极管信号Vsignal传输至悬浮节点FD，再经第一源跟随器M3输出。
[0057]步骤S4:将感光二极管信号保持于第二保持电路的存储结构中。
[0058]本步骤中，先由第二保持电路的存储结构SN2采样预充电管输出的感光二极管信号Vsignal ;然后将控制信号TX置低，关断传输管M2 ;将控制信号S1置低，关断第二保持电路的第一开关管M5，将感光电信号存储于第二保持电路的存储结构SN2中。
[0059]步骤S5:通过信号输出电路依次输出两个保持电路中存储结构所保持的信号。
[0060]本步骤中，将控制信号RS、S4置高，开启行选通管M10和开关管M8，存储结构SN2上存储的复位信号Vreset通过行选通管M10由列级数据线输出；然后关断开关管M8，开启开关管M7，存储结构SN1上存储的感光二极管信号Vsignal通过行选通管M10由列级数据线输出。
[0061]由以上可知，本发明对全局像元均进行两次信号采集，第一次采集为复位信号Vreset,第二次采集为感光二极管信号Vignal,而两次采集信号之差为Vreset-Vignal,用以表征全局像兀的信号。
[0062]接下来，将结合图4描述本发明实施例的全局快门像素单元的信号保持电路的制造方法，由于本实施例全局快门像素单元其他6个晶体管的制作可采用现有CMOS工艺，在此不另加说明。
[0063]如图4所示，信号保持电路的制作方法包括以下步骤:
[0064]首先，在衬底100有源区制作P阱区101 ;
[0065]接着，定义第一保持电路区域和第二保持电路区域；
[0066]在每个保持电路区域定义存储结构区域，并进行P型离子注入以分别在两个保持电路区域内形成P型重掺杂区102a和102b。该P型离子注入防止存储结构SN层的寄生载流子扩散。
[0067]然后，同样在每个保持电路区域的存储结构的定义区域内进行一次N型离子注入，分别在P型重掺杂区上形成N型重掺杂区103a和103b。N型重掺杂区103a和P型重掺杂区102a构成第一保持电路的存储结构SN1，N型重掺杂区103b和P型重掺杂区102b构成第二保持电路的存储结构SN2。
[0068]然后制作两个保持电路的第一开关管M5、M7的栅氧化层和多晶硅层以及第二开关管M6、M8的栅氧化层和多晶硅层。具体地，依次沉积栅氧化层104和多晶硅层105，图形化以形成第一保持电路的第一开关管M6的栅堆叠(包括第一栅氧化层104a和第一多晶娃层105a)以及第一保持电路的第二开关管M8的栅堆叠(包括第二栅氧化层104b和第二多晶硅层105b)，第二保持电路的第一开关管M5的栅堆叠(包括第三栅氧化层104c和第三多晶硅层105c)以及第二保持电路的第二开关管M7的栅堆叠(包括第四栅氧化层104d和第四多晶硅层105d)。其中，第一开关管M6的栅堆叠部分覆盖N型重掺杂区103a，第一开关管M5的栅堆叠部分覆盖N型重掺杂区103b。第一开关管M6的栅堆叠(104a，105a)未覆盖N型重掺杂区103a的部分即作为第一开关管M6的栅极，覆盖N型重掺杂区103a的部分和N型重掺杂区103a形成MOS电容。另一方面，N型重掺杂区103a和P型重掺杂区102a也形成了与MOS电容并联的PN结电容。此外，N型重掺杂区103a还形成第一开关管M6的漏区。由于存储结构SNl与开关管M6的漏极共用N型重掺杂区103a，与开关管M6的栅极共用栅氧化层104a和多晶硅层105a，因此减小了存储结构SNl所占用的面积。另一方面，N型重掺杂区103a和P型重掺杂区102a也形成了与MOS电容并联的PN结电容，增加了存储结构SNl整体电容值。
[0069]类似的，第一开关管M5的栅堆叠(104c，105c)未覆盖N型重掺杂区103b的部分即作为第一开关管M5的栅极，覆盖N型重掺杂区103b的部分和N型重掺杂区103b形成MOS电容。另一方面，N型重掺杂区103b和P型重掺杂区102b也形成了与MOS电容并联的PN结电容。此外，N型重掺杂区103b还形成第一开关管M5的源区。存储结构SN2与开关管M5的源极共用N型重掺杂区103b，与开关管M5的栅极共用栅氧化层104c和多晶硅层105c，由此也减小了存储结构SN2所占用的面积。另一方面，N型重掺杂区103b和P型重掺杂区102b也形成了与MOS电容并联的PN结电容，增加了存储结构SN2整体电容值。
[0070]之后，进行N型离子注入形成第一保持电路的第一开关管M6的源极以及第二保持电路的第一开关管M5的漏极。
[0071]较佳的，在定义第一保持电路的第一和第二开关管M6、M8的栅堆叠区域时，使栅氧化层104a和多晶硅层104a未覆盖全部的N型重掺杂区103a，使第二开关管M8的栅氧化层104b和多晶硅层105b与N型重掺杂区103a邻接，由此不需要进行第二开关管M8的源极注入，N型重掺杂区103a未被栅氧化层104a和多晶硅层105a覆盖的部分直接形成第二开关管M8的源极，进一步减小了面积。
[0072]同样的，在定义第二保持电路的第一和第二开关管M5、M7的栅堆叠区域时，使栅氧化层104c和多晶硅层104c未覆盖全部的N型重掺杂区103b，使第二开关管M7的栅氧化层104d和多晶硅层105d与N型重掺杂区103b邻接，由此不需要进行第二开关管M7的漏极注入，N型重掺杂区103b未被栅氧化层104d和多晶硅层105d覆盖的部分直接形成第二开关管M7的漏极，进一步减小了面积。
[0073]综上所述，本发明通过将1T全局快门像素单元的两个存储结构分别存储复位信号和感光二极管信号并依次输出，增加了像素单元的动态范围，而对于每个存储结构通过P型注入和N型注入形成于开关管的栅极多晶硅之下，使得存储结构占用面积更小，电容值更大，从而在像素单元总面积不变的情况下提高了像素单元填充因子。
[0074]虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
【权利要求】
1.一种全局快门像素单元，其特征在于，包括: 感光二极管，用于将接收的光信号转换为电信号； 信号读取电路，与所述感光二极管相连，用于先后读取所述全局快门像素单元的复位信号以及感光二极管信号； 信号保持电路，与所述信号读取电路相连，其包括并联的第一和第二保持电路，用于分别采样并保持所述复位信号和所述感光二极管信号，每一所述保持电路包括存储结构和串联的第一开关管和第二开关管，所述第一开关管连接所述信号读取电路的输出端，所述存储结构一端连接于所述第一开关管和第二开关管之间，另一端接地； 信号输出电路，与所述信号保持电路相连，用于依次采样并输出所述复位信号及所述感光二极管信号，其中所述复位信号与所述感光二极管信号之差表征所述全局快门像素单兀的信号； 其中，每一所述保持电路中，所述存储结构包括位于所述第一开关管的栅氧化层之下的N型重掺杂区及其下方的P型重掺杂区，所述N型重掺杂区和P型重掺杂区形成PN结电容，所述N型重掺杂区和其上方的所述第一开关管的栅氧化层及多晶硅层形成与所述PN结电容并联的MOS电容；所述第一保持电路中，所述N型重掺杂区与所述第一开关管的漏区相连；所述第二保持电路中，所述N型重掺杂区与所述第一开关管的源区相连。
2.根据权利要求1所述的全局快门像素单元，其特征在于，所述第一保持电路中，所述第二开关管的源区与所述N型重掺杂区相连；所述第二保持电路中，所述第二开关管的漏区与所述N型重掺杂区相连。
3.根据权利要求1或2所述的全局快门像素单元，所述信号读取电路包括传输管、悬浮节点、复位管、第一源跟随器和预充电管，所述传输管的漏极、所述第一源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述预充电管的漏极与所述第一源跟随器的源极、所述信号保持电路的输入端相连、源极接地；所述复位管的漏极接复位电压，所述第一源跟随器的漏极接电源电压。
4.根据权利要求3所述的全局快门像素单元，其特征在于，所述信号输出电路包括第二源跟随器及行选通管，所述第二源跟随器的栅极连接所述信号保持电路的输出端、漏极连接电源电压、源极连接所述行选通管的源极；所述行选通管的栅极连接行选通信号，漏极作为所述全局快门像素单元的输出端。
5.根据权利要求4所述的全局快门像素单元，其特征在于，所述行选通管的漏极连接一第一尾电流，同时还通过一控制开关连接一第二尾电流。
6.一种如权利要求1所述的全局快门像素单元的信号采集方法，其特征在于，包括: 步骤S1:通过所述信号读取电路读取所述复位信号； 步骤S2:将所述复位信号保持于所述第一保持电路的存储结构中； 步骤S3:通过所述信号读取电路读取所述感光二极管信号； 步骤S4:将所述感光二极管信号保持于所述第二保持电路的存储结构中； 步骤S5:通过所述信号输出电路依次输出所述两个保持电路中所保持的信号。
7.根据权利要求6所述的信号采集方法，其特征在于，所述信号读取电路包括传输管、悬浮节点、复位管、第一源跟随器和预充电管；所述传输管的漏极、所述第一源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述预充电管的漏极与所述第一源跟随器的源极以及所述信号保持电路的输入端相连，所述预充电管的源极接地；所述复位管的漏极接复位电压，所述第一源跟随器的漏极接电源电压；其中，步骤Si包括: 步骤Sll:开启所述复位管及所述传输管，对所述悬浮节点进行电荷清空和复位； 步骤S12:关断所述传输管，使所述全局快门像素单元开始曝光； 步骤S13:开启所述预充电管； 步骤S2包括: 步骤S21:开启所述两个保持电路的第一开关管，关断所述两个保持电路的第二开关管，使每一所述保持电路的存储结构均采样所述预充电管所输出的复位信号； 步骤S22:关断所述复位管；关断所述第一保持电路的第一开关管将所述复位信号存储于该第一保持电路的所述存储结构中； 步骤S3包括:开启所述传输管，所述全局快门像素单元完成曝光； 步骤S4包括: 步骤S41:通过所述第二保持电路的存储结构采样所述预充电管输出的所述感光二极管信号; 步骤S42:关断所述传输管，关断所述第二保持电路的第一开关管，将所述感光电信号存储于所述第二保持电路的存储结构中。
8.根据权利要求7所述的信号采集方法，其特征在于，所述信号输出电路包括第二源跟随器及行选通管，所述第二源跟随器的栅极连接所述信号保持电路的输出端、漏极连接电源电压、源极连接所述行选通管的漏极；所述行选通管的栅极连接行选通信号，源极作为所述全局快门像素单元的输出端；步骤S5包括: 步骤S51:开启所述行选通管及所述第一保持电路的第二开关管，输出所述第一保持电路的存储结构所保持的信号； 步骤S52:关断所述第一保持电路的第二开关管，开启所述第二保持电路的第二开关管，输出所述第二保持电路的存储结构所保持的信号。
9.一种如权利要求1所述的全局快门像素单元的信号保持电路的制造方法，包括: 在衬底有源区制作P阱区； 定义第一保持电路区域和第二保持电路区域； 在每一所述保持电路区域定义存储结构区域并进行P型离子注入以形成P型重掺杂区； 在所述存储结构区域进行N型离子注入以形成N型重掺杂区； 在所述第一保持电路区域和第二保持电路区域制作第一开关管的栅氧化层和多晶硅层以及第二开关管的栅氧化层和多晶硅层，其中每一所述保持电路区域中，所述第一开关管的栅氧化层和多晶硅层部分覆盖所述N型重掺杂区，其覆盖所述N型重掺杂区部分与所述N型重掺杂区形成所述MOS电容，所述N型重掺杂区和P型重掺杂区形成所述PN结电容，同时所述第一保持电路区域中的N型重掺杂区形成所述第一保持电路的第一开关管的漏极，所述第二保持电路区域中的N型重掺杂区形成所述第二保持电路的第一开关管的源极； 进行N型离子注入形成所述第一保持电路的第一开关管的源极以及所述第二保持电路的第一开关管的漏极。
10.根据权利要求9所述的制造方法，其特征在于，所述第一保持电路区域的N型重掺杂区具有未被所述第一栅氧化层和第一多晶硅层覆盖的部分，该部分形成所述第一保持电路的第二开关管的源极；所述第二保持电路区域的N型重掺杂区具有未被所述第一栅氧化层和第一多晶硅层覆盖的部分，该部分形成所述第二保持电路的第二开关管的漏极。
【文档编号】H04N5/374GK104333718SQ201410635661
【公开日】2015年2月4日 申请日期:2014年11月12日 优先权日:2014年11月12日
【发明者】赵宇航, 任铮, 李琛, 顾学强, 周伟, 温建新 申请人:上海集成电路研发中心有限公司, 成都微光集电科技有限公司