高速分幅相机的图像传输电路的制作方法
【专利摘要】本实用新型所要解决的技术问题是现有技术中高速分幅相机采集到的多路图像数据需要通过多路传输通道进行传输，并利用多个接收网卡接收，体积大，不利于远距离传输。为解决上述问题，本实用新型提供高速分幅相机的图像传输电路，包括多路数据输入端、网络变压器、物理层芯片、DDR存储单元、FPGA单元和单路数据输出端，所述多路数据输入端通过网络变压器与物理层芯片相连，物理层芯片通过FPGA单元与DDR存储单元相连，单路数据输出端与物理层芯片相连。
【专利说明】高速分幅相机的图像传输电路
【技术领域】
[0001] 本实用新型涉及图像传输领域，尤其是涉及高速分幅相机的图像传输电路。
【背景技术】
[0002] 高速分幅相机不仅应用于数字摄影、智能交通及检测设备等领域，在机器视觉、医 疗等行业也得到了广泛的应用。高速分幅相机采集的图像数据的数据量非常大，而大数据 量的传输对相机传输速率的要求也越来越高。在分幅相机摄像过程中，多组CCD (Charge Coup 1 ed Device)相机连续采样，每组相机有固定可调的纳秒级别延时，从而，通过得到的 多组图像来观察粒子的动态过程。
[0003] 在现有技术中，对于高速分幅相机拍摄图像的传输，需要在电脑内设置多个接收 网卡，多组相机分别通过多根网线与电脑内的多个接收网卡相连，多根网线和多个内置接 收网卡占用的体积和重量非常大，成本高，并且，不利于图像的远距离传输和系统的集成。 实用新型内容
[0004] 本实用新型所要解决的技术问题是现有技术中高速分幅相机采集到的多路图像 数据需要通过多路传输通道进行传输，并利用多个接收网卡接收，体积大，不利于远距离传 输。
[0005] 为解决上述问题，本实用新型提供高速分幅相机的图像传输电路，包括多路数据 输入端、网络变压器、物理层芯片、DDR存储单元、FPGA单元和单路数据输出端，所述多路数 据输入端通过网络变压器与物理层芯片相连，物理层芯片通过FPGA单元与DDR存储单元相 连，单路数据输出端与物理层芯片相连。
[0006] 进一步的，所述多路数据输入端包括至少两个数据传输接口。
[0007] 进一步的，所述数据传输接口具体为RJ-45接口。
[0008] 进一步的，还包括闪存，闪存与所述FPGA单元相连。
[0009] 进一步的，所述单路数据输出端包括SFP模块。
[0010] 进一步的，所述DDR存储单元包括一外接接口，所述外接接口为UART接口。
[0011] 本实用新型的有益效果是：通过FPGA单元和DDR存储单元，本申请的图像传输电 路在接收多个CCD相机所获得的多路图像数据后，将多路输入转换成单路进行传输，不再 需要多路传输通道，大大减小了设备的体积和重量，进而，更有利于远距离传输和系统的集 成，并且也提高了数据传输的稳定性，另外，由于是单路输出，使得控制器仅需要具备一个 接收网卡即可；
[0012] 通过SFP模块，使得图像数据能够以光信号的方式，经光纤进行传输，从而，图像 数据能够传输的距离更远，吞吐量更大；
[0013] 通过DDR存储单元中的外接接口，本申请的图像传输电路可以外接显示屏，直接 多图像数据进行显示，不再依赖控制器，可脱机工作。
【专利附图】
【附图说明】
[0014] 图1是本实用新型高速分幅相机的图像传输电路的结构示意图。
【具体实施方式】
[0015] 下面将结合附图，对本实用新型的技术方案进行详细描述。
[0016] 本实用新型的高速分幅相机的图像传输电路，包括多路数据输入端、网络变压器、 物理层芯片、DDR存储单元、FPGA单元和单路数据输出端，所述多路数据输入端通过网络变 压器与物理层芯片相连，物理层芯片通过FPGA单元与DDR存储单元相连，单路数据输出端 与物理层芯片相连。
[0017] 通过FPGA单元和DDR存储单元，本申请的图像传输电路在接收多个C⑶相机所获 得的多路图像数据后，将多路输入转换成单路进行传输，不再需要多路传输通道，大大减小 了设备的体积和重量，进而，更有利于远距离传输和系统的集成，并且也提高了数据传输的 稳定性，另外，由于是单路输出，使得控制器仅需要具备一个接收网卡即可。
[0018] 本申请的高速分幅相机的图像传输电路，应用于至少两个CCD相机和作为控制器 的计算机之间，用于将来自C⑶相机的多路传输通道合并成单路传输通道，从而使得图像 数据经单路传输通道传输到控制器，控制器中仅需要一个接收网卡，即采集卡。如图1所 示，所述图像传输电路1包括多路数据输入端、网络变压器、物理层芯片、DDR存储单元、 FPGA单元和单路数据输出端。其中，多路数据输入端通过网络变压器与物理层芯片相连，物 理层芯片通过FPGA单元与DDR存储单元相连，单路数据输出端与物理层芯片相连。
[0019] 在本申请中，多个(XD相机连续摄像，每个相机延时固定纳秒级时间，通过多个 CCD相机采集到图像数据，根据图像数据则可以观察到动态过程。而多个CCD相机在所述 图像传输电路1的多路数据输入端通过多个数据传输接口与所述图像传输电路1相连，每 个CCD相机对应一个数据传输接口。具体的，由于本申请的所述图像传输电路1应用于包 括至少两个(XD相机的环境中，因此，所述多路数据输入端包括至少两个数据传输接口，所 述数据传输接口为RJ-45接口。
[0020] 在具体实施过程中，当多个C⑶相机采集到图像数据后，经CAT-5网线由多路数据 输入端进入所述图像传输电路，首先，网络变压器对图像数据进行信号增强和电平匹配，使 得图像数据满足网络传输要求，接着，物理层芯片对图像数据进行物理编码和码流控制，然 后，由FPGA单元对图像数据进行解码、解封装，从而还原图像数据，再将还原后的图像数据 存储到DDR存储单元中。其中，多个CCD相机采集到的多路图像数据均存储与DDR存储单 元中。
[0021] 在本申请中，由FPGA单元控制，读取DDR存储单元中存数的任一路图像数据，再， 经物理层芯片进行物理编码和码流控制，最后，由单路数据输出端输出给控制器。优选的， 单路数据输出端包括小型可插拔（Small Form Pluggable，SFP)模块，SFP模块用于将千兆 以太网电信号转换为光信号，从而，在本申请中，单路数据输出端能够将图像数据由电信号 转换为光信号，使得光信号通过光纤传输给控制器。需要说明的是，优选的，由于网络传输 是双向的，由控制器发送控制指令给FPGA单元，从而实现FPGA单元对DDR存储单元的控 制，控制指令通过单路数据输出端，经物理层芯片，传递到FPGA单元，通过该结构，可使数 据传输的稳定性得到提高。
[0022] 另外，FPGA单元的控制方式包括物理层和数据链路层的，由于FPGA单元本身具有 的千兆以太网IP核，数据链路层由所述IP核实现，而物理层由物理层芯片实现。在具体 实施过程中，FPGA单元可以选用XC4FX20芯片，DDR存储单元可以选用ΗΥΒ2?256160ΒΤ芯 片，物理层芯片可以选用88Ε1111芯片。需要说明的是，XC4FX20芯片为具有两个IP核的 FPGA芯片，其能够处理两路图像数据的传输，若有8路图像数据需要传输，则需要4片FPGA 芯片，但，由于不同FPGA芯片所具有的IP核的数量不同，若采用其他型号的芯片，则传输 8路图像数据可能需要更少或更多的芯片，本领域普通技术人员可以根据实际情况对FPGA 单元所包括的芯片数和芯片型号进行选择，本申请不做限定。
[0023] 进一步的，在本申请中，所述图像传输电路1还包括闪存，所述闪存与FPGA单元相 连。闪存用于存储数据，当所述图像传输电路1掉电时，所述闪存仍然保证数据不丢失。
[0024] 优选的，在本申请中，DDR存储单元包括一外接接口，具体的，所述外接接口为 UART接口，该外接接口用于外接显示屏，当外接接口连接有一液晶显示屏时，图像数据通过 异步串口通信方式将图像数据传输到液晶显示屏中，可以对图像数据进行显示。
【权利要求】
1. 高速分幅相机的图像传输电路，其特征在于，包括多路数据输入端、网络变压器、物 理层芯片、DDR存储单元、FPGA单元和单路数据输出端，所述多路数据输入端通过网络变压 器与物理层芯片相连，物理层芯片通过FPGA单元与DDR存储单元相连，单路数据输出端与 物理层芯片相连。
2. 如权利要求1所述的高速分幅相机的图像传输电路，其特征在于，所述多路数据输 入端包括至少两个数据传输接口。
3. 如权利要求2所述的高速分幅相机的图像传输电路，其特征在于，所述数据传输接 口具体为RJ-45接口。
4. 如权利要求1所述的高速分幅相机的图像传输电路，其特征在于，还包括闪存，闪存 与所述FPGA单元相连。
5. 如权利要求1所述的高速分幅相机的图像传输电路，其特征在于，所述单路数据输 出端包括SFP模块。
6. 如权利要求1所述的高速分幅相机的图像传输电路，其特征在于，所述DDR存储单元 包括一外接接口，所述外接接口为UART接口。
【文档编号】H04N7/12GK203912103SQ201420351054
【公开日】2014年10月29日 申请日期:2014年6月27日 优先权日:2014年6月27日
【发明者】瞿鑫, 吴云峰, 郑天策, 李华栋, 夏涛, 戴磊 申请人:电子科技大学