数字视频广播的码字解码电路及解码方法与流程

本发明是关于码字解码电路及解码方法，尤其是关于第二代数字视频广播(digitalvideobroadcastingoverterrestrial2,dvb-t2)系统的码字解码电路及解码方法。

背景技术：

dvb-t2信号的一个p1符号中，码字s1及码字s2在传送端系分别被编码成具有64位的编码码字css1及256位的编码码字css2，因此，接收端的p1符号处理电路100中的解码单元160即是用来依据编码码字css1及编码码字css2解码出码字s1及码字s2。码字s1共有3位，可表示出8种码字s1(000,001…,111)，每种码字s1对应一种编码码字css1。编码码字css1实际上是选自8个编码序列的其中之一，每个序列包含8个8位的格雷互补序列(golaycomplementarysequence,gcs)，且每个序列分别对应一种码字s1；类似地，码字s2共有4位，可表示出16种码字s1(0000,0001…,1111)，每种码字s2对应一种编码码字css2。编码码字css2实际上是选自16个编码序列的其中之一，每个序列包含16个16位的格雷互补序列，且每个序列分别对应一种码字s2。在习知的方法中，dvb-t2的接收端系以竭尽式搜寻(exhaustivesearch)来进行解码，也就是将解调变单元150解调变后的信号中所包含的编码码字css1及编码码字css2分别与所有可能的序列做关联运算(correlationoperation)，再依据运算结果决定出对应的码字s1及码字s2，然而这样的做法相当耗时。

技术实现要素：

鉴于先前技术的不足，本发明的一目的在于提供一种数字视频广播的码字解码电路及解码方法，以加快解码速度。

本发明揭露一种数字视频广播的码字解码电路，用以解码出一输入信号所包含的一编码码字，包含：一乘法器，用来将该输入信号与一参考序列相乘，以产生多个乘积，该些乘积为一周期性的序列；以及一判断单元，耦接该乘法器，用来依据该些乘积的至少一部分以及多个比对序列解码该编码码字；其中，该输入信号对应多个编码序列的其中之一，该些比对序列系该参考序列与该些编码序列相乘的结果。

本发明另揭露一种数字视频广播的码字解码方法，应用于数字视频广播的接收端，用以解码出一输入信号所包含的一编码码字，包含：将该输入信号与一参考序列相乘，以产生多个乘积，该些乘积为一周期性的序列；以及依据该些乘积的至少一部分以及多个比对序列解码该编码码字；其中，该输入信号对应多个编码序列的其中之一，该些比对序列系该参考序列与该些编码序列相乘的结果。

本发明的数字视频广播的码字解码电路及解码方法利用数据的重复性及周期性来减少解码程序所需的计算量，因此可以加快解码速度。

有关本发明的特征、实作与功效，兹配合图式作实施例详细说明如下。

附图说明

图1为dvb-t2系统的一个t2数据帧的示意图；

图2为dvb-t2接收端的p1符号处理电路的功能方块图；

图3为依据本发明一实施例的dvb-t2系统的码字解码电路；

图4为本发明判断单元310的细部说明的一实施例的功能方块图；

图5为本发明储存模块312的细部说明的一实施例的电路图；

图6为依据本发明另一实施例的dvb-t2系统的码字解码电路；

图7为图6的储存模块312与快速哈德玛得矩阵转换电路316的详细电路图；

图8为本发明的dvb-t2系统的码字解码方法的一实施例的流程图；以及

图9为解码对应表。

符号说明

100存储器单元

110侦测单元

120fft运算单元

130icfo侦测与补偿单元

140解扰单元

150解调变单元

160解码单元

300码字解码装置

310判断单元

312储存模块

314、318比较单元

410、420、430、440、450、460、470、480、410a、420a、430a、440a、450a、460a、470a、480a缓存器

316快速哈德玛得矩阵转换电路

s800～s870步骤

具体实施方式

本发明的揭露内容包含数字视频广播的码字解码电路及解码方法，能够快速解出码字。在实施为可能的前提下，本技术领域具有通常知识者能够依本说明书的揭露内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。

图1为dvb-t2信号的一个t2数据帧(frame)的示意图，每一个t2数据帧包含p1符号、p2符号以及数据本体。其中p1符号带有一些传送端的信息，例如数据调变时所采用的快速傅立叶变换(fastfouriertransform,以下简称fft)的模式、数字通信系统为单输入单输出(singleinputsingleoutput,以下简称siso)或多输入单输出(multipleinputsingleoutput,以下简称miso)等信息。

图2为dvb-t2接收端的p1符号处理电路的功能方块图。在p1符号处理电路100中，侦测单元110接收输入信号p1并在时域对输入信号p1进行数据帧同步与频谱反转侦测、fft运算单元120对侦测单元110的输出进行针对输入信号p1的fft运算、整数载波频率偏移(integercarrierfrequencyoffset,icfo)侦测与补偿单元130对fft运算单元120的输出在频域进行icfo侦测与补偿、解扰单元(descrambler)140对icfo侦测与补偿单元130的输出进行解扰、解调变单元150对解扰单元140的输出解调变、以及解码单元160对解调变单元150的输出解码出码字(codeword)s1及码字s2。而依据码字s1及码字s2即可得到后续进行数据调变时所采用的fft模式、以及siso、miso等信息。

现在以解码出码字s1为例，来说明本发明的dvb-t2的接收端如何进行码字s1及码字s2的解码程序。首先，将编码码字css1可能对应的8个正交序列的其中之一选定为参考序列(例如选定码字s1＝000所对应的编码序列)，并将其做数值转换(将位0转换为数值+1，将位1转换为数值-1)，然后再将转换后的参考序列css1’分别与编码码字css1可能对应的其它编码序列相乘以产生多个解码对应序列yn[j]，则可以得到如图9所示的解码对应表。

如图9所示，码字s1＝000所对应的编码序列与参考序列css1’(即码字s1＝000所对应的编码序列本身)相乘后的解码对应序列y0[j](j＝0,1,2,…,63)全部为+1，而其它的码字s1所对应的编码序列与参考序列css1’相乘后的解码对应序列yn[j](n＝1,2,…,7，分别与码字s1的十进制数值对应)有半数为+1半数为-1，其总和为0。再者，任一码字s1所对应的解码对应序列yn[j]实际上为前8个数值(如图9中的框选处)重复7次后的结果。由于各个解码对应序列yn[j]实际上为周期性，所以具有64个数值的解码对应序列yn[j]实际上可以精简为以8个数值表示，以作为后续用来比较的比对序列。码字s2具有类似的情形。

图3系依据本发明一实施例的dvb-t2系统的码字解码电路。接收端进行码字s1的解码时，编码码字css1与经过数值转换的参考序列css1’(参考序列css1’对应码字s1与码字s2)相乘后，可以得到乘积x[j]，之后，判断单元310即可依据乘积x[j]解码出码字s1。接下来以解码出码字s1为例进行说明。得到乘积x[j](j＝0,1,2,…,63)之后，判断单元310可以直接将乘积x[j]与图9中的解码对应序列yn[j]做比较，即可找出编码码字css1所对应的码字。这是因为编码码字css1为s1可能对应的8个正交序列的其中之一，所以乘积x[j]自然与该8个解码对应序列yn[j]的其中之一相对应。因此，判断单元310只需要将乘积x[j]与yn[j]作比较，即可解码出码字s1，免除了大量的关联性运算。码字s2可以相同的电路做处理。

图4为本发明判断单元310的细部说明的一实施例的功能方块图。判断单元310包含储存模块312与比较单元314。乘积x[j]可以利用储存模块312来加以简化，只保留其特征部分。更明确地说，如图9所示，因为乘积x[j]具有周期性，储存模块312可以包含8个缓存器，分别用来储存乘积x[j]的任一周期内的8个数值(即j＝0～7、8～15、…、56～63的任一组数值)。比较单元314再将该些储存的数值与各比对数列(即每一码字对应的解码对应序列yn[j]的前8个数值)做比较，即可找出对应的码字，不仅免除了大量的关联性运算，更减少了需查表比对的数据量。然而若有噪声干扰，上述的比对方式很有可能无法比对出正确的码字。因此，在其他的实施例中，储存模块312可以包含8个累加缓存器(或是其等效电路)，来将64个乘积x[j]依据其周期性做累加，如此即便有噪声干扰，仍可比对出最接近的结果来以减少噪声影响。码字s2可以相同的电路做处理。

图5为本发明储存模块312的细部说明的一实施例的电路图。储存模块312包含8个缓存器410～480，每个缓存器搭配一加法器以累加缓存器的值。储存模块312储存乘积x[j]时，以8个数值为周期，依序将乘积x[j]轮流存入缓存器410～480。更明确地说，(jmod8)＝0的乘积x[j]存入缓存器410、(jmod8)＝1的乘积x[j]存入缓存器420、…...、(jmod8)＝7的乘积x[j]存入缓存器480。因为每个缓存器的值藉由一加法器反馈，所以最终每个缓存器的值实际上为8个数值的累加结果。举例来说，假设编码码字css1对应的码字s1＝111，则缓存器410～480的最后暂存的值依序为(+8,-8,-8,+8,-8,+8,+8,-8)。之后，比较单元314将此8个缓存器的值与各比对数列做比对，即可得知编码码字css1所对应的码字s1为(111)。由于8个缓存器的值系为累加的结果，因此，当有些微干扰时，仍有机会作出正确的比对结果。例如说一缓存器的值为+6时，则仍可视为+8来进行比对。码字s2可以相同的电路做处理。

进一步以一8×8的矩阵呈现各比对序列的64个数值(即8组解码对应序列yn[j]的各首8个数值)，可得到一8阶的哈德玛得矩阵h8，如下所示：

再者，缓存器410～480的值亦可以表示为一个行矩阵(仍以编码码字css1对应的码字s1＝111为例)：

x＝[+8-8-8+8-8+8+8-8]^t(2)

其中上标t表示矩阵转置(transpose)。而将两个矩阵相乘可得：

h8·x＝[000000064]^t(3)

因为8个编码序列为正交，所以h8·x相乘后的矩阵的第0～6个元素为0，只有第7个元素不为0，而将不为0的元素编号(此例为7)转换为二进制(即111)，即可得知编码码字css1所对应的码字s1。

图6为依据本发明另一实施例的dvb-t2系统的码字解码电路，判断单元310利用快速哈德玛得矩阵转换(fasthadamardtransform)电路316来实现方程式(3)，之后比较单元318只需比较经过哈德玛得矩阵转换后的转换乘积(即矩阵内的元素)，即可解码出码字。如前所述，由于8个缓存器的值系为累加的结果，因此当有些微干扰发生，造成h8·x相乘后的矩阵不只一个元素不为0时，可以仅将具有最大值的元素所对应的元速编号转换为二进制来得到编码码字，如此一来仍有机会作出正确的比对结果。此外，此种作法既不需进行关联性运算，也不需要进行查表比对，即可快速得到结果。码字s2可以相同的电路做处理。

图7为图6的储存模块312与快速哈德玛得矩阵转换电路316的详细电路图(图中的缓存器410a～480a为累加缓存器，分别对应图5的缓存器410～480与各自加法器的组合)。其中快速哈德玛得矩阵转换电路316的虚线路径代表将数值将乘上-1，实线路径代表将数值将乘上+1。缓存器410a～480a的数值经过3阶段(对应时间t1、t2及t3，各间隔1个符号p1的取样周期)的加法与乘法运算后，得到的数值由比较单元318加以判断。比较方法如前所示，比较单元318只要找出8个数值中与其他数值具有明显差异的一数值所对应的元素编号，即可解码出编码码字css1所对应的码字s1。码字s2可以相同的电路做处理。当进行码字s2的处理时，缓存器410a～480a的数值经过4阶段(对应时间t1、t2、t3及t4，各间隔1个符号p1的取样周期)的加法与乘法运算后，得到的数值由比较单元318加以判断。

除前述的dvb-t2信号的码字解码装置之外，本发明亦相对应地揭露了一种dvb-t2信号的码字解码方法，应用于dvb-t2信号的接收端，能够解码出dvb-t2信号的p1符号所携带的码字。本方法由前述的码字解码装置300或其等效装置来执行。如图8所示，本发明dvb-t2信号的码字解码方法的一实施例包含下列步骤：

步骤s800：选取8(16)个编码序列的其中之一作为参考序列。码字s1(s2)所对应的8(16)个编码序列互为正交，任一皆可作为本发明解码码字s1(s2)程序的参考序列；

步骤s805：转换参考序列的数值，例如将位0转换为数值+1，将位1转换为数值-1；

步骤s810：产生解码对应序列yn[j]。将数值转换后的该参考序列与其他的编码序列相乘后，再将数值+1转换为位0，将数值-1转换为位1，即可得到多个解码对应序列yn[j](即例如图9的解码对应表)；

步骤s820：将参考序列与编码码字相乘，得到乘积x[j]。对码字s1而言，j＝0,1,…,63；对码字s2而言，j＝0,1,…,255。乘积x[j]呈现周期性，对码字s1而言，该周期为8，所以64个数值的乘积x[j]可以简化为以8个数值作代表；类似地，对码字s2而言，该周期为16，所以256个数值的乘积x[j]可以简化为以16个数值作代表。图9显示对应所选的参考序列的所有可能的8个乘积x[j]的其中一个范例，其系以编码序列表中码字s1＝000所对应的编码序列为参考序列css1’。若步骤s805选取不同的编码序列作为参考序列，图9将呈现不同的结果，但乘积x[j]仍呈现周期性，本技术领域具有通常知识者可依据此原理对本发明加以变化实施，故不赘述；

步骤s830：简化该乘积x[j]。利用乘积x[j]为周期性的特点，本发明可以简化该乘积，以简化解码码字s1及/或码字s2的解码程序。因为一个周期的数值即拥有整个乘积x[j]的特征，所以理想的情况下可以使用乘积x[j]的其中一个周期来代表整个序列，亦即只使用一个周期的数据量作后续的解码运算。若为了减少噪声的影响，可以将码字s1(s2)的8(16)个周期的数值予以累加，例如利用图5所示的累加缓存器来实现(图中的8个累加缓存器对应码字s1的乘积x[j]的1个周期内的8个数值，码字s2则需使用16个)；

步骤s840：将简化后的乘积与解码对应表中的该些解码对应序列yn[j]做比对。以图9为例，假设编码码字css1所对应的码字s1＝110，则简化后的乘积x＝[+1+1-1-1-1-1+1+1](未累加)或是x＝[+8+8-8-8-8-8+8+8](累加后)。无论哪一种简化后的乘积，与解码对应表比对后即可解码出编码码字所代表原始码字(亦即进入步骤s870)；

步骤s850：将简化后的乘积与哈德玛得矩阵相乘，得到一结果矩阵。如前述，解码对应表的基本元素(例如图9的框选处)符合哈德玛得矩阵的态样，简化后的乘积对应哈德玛得矩阵的其中一列，故两者相乘的结果矩阵将只有一个元素的值与其他元素的值有明显的差距，例如方程式(3)所示；

步骤s860：得到该结果矩阵中元素值为极值的元素的编号。因为前一步骤的哈德玛得矩阵与解码对应表有对应关系，所以依据该些元素中具有极值(相对大或相对小)的元素的编号，即可快速找出对应的码字s1。以先前的例子来说，因为方程式(3)的结果矩阵h8·x中只有第7个元素不为0，而解码对应表(图9)中码字s1的十进制数值正好对应其在哈德玛得矩阵中所在的列，所以此步骤可以藉由将非0元素的编号(此例为7)转换为二进制数值(111)，即可快速解码出码字。然而在其他的实施例中，如果步骤s805所选取的参考序列非为编码序列表中码字s1＝000所对应的编码序列，则为了对应哈德玛得矩阵，解码对应表将会呈现不同于图9的排列方式；以及

步骤s870：得到码字。

由以上的说明及流程图可知，无论单独进行步骤s840，或是进行步骤s850与步骤s860，两种方式皆可得到步骤s870的结果，择一执行即可。

以上的说明虽以解码码字s1为例做说明，然而本技术领域具有通常知识者可依据前揭的实施内容将本发明推广至解码码字s2。举例来说，当储存模块312应用于码字s2的解码时，将包含16个缓存器与16个加法器，而方程式(1)的哈德玛得矩阵将变为16阶。

由于本技术领域普通技术人员可藉由图3至图7的装置发明的揭露内容来了解图8的方法发明的实施细节与变化，因此虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域普通技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。