本发明是关于时间解交错电路与方法，尤其是关于可减少存储器存取次数的时间解交错电路与方法。
背景技术：
一般而言，地面数字视频广播(digitalvideobroadcasting-secondgenerationterrestrial,dvb-t2)的广播信号在发送之前会先将数据经过单元交错(cell-interleaving,ci)运算及时间交错(time-interleaving,ti)运算以尽可能降低传输过程中各种干扰对传输数据的影响，接收端才可以取得正确的传输数据，而信号接收端在接收信号后必须先经过时间解交错(timede-interleaving)运算及单元解交错(cellde-interleaving)运算才能将数据正确解码。请参阅图1，其是习知信号接收端的功能方块图。信号接收端100包含解调变电路(demodulator)110、频率解交错(frequencyde-interleaving)电路120、时间解交错电路130、单元解交错电路140、去映射(de-mapping)电路150以及解码电路160。输入信号为调变过后的信号(例如基于正交分频多工(orthogonalfrequencydivisionmultiplexing,ofdm)的正交振幅调变(quadratureamplitudemodulation,qam)信号)，经过解调变电路110处理后所得到的交错信号包含两个正交的分量(i、q)及信号噪声比(signaltonoiseratio,snr)等信息，之后经由频率解交错电路120、时间解交错电路130、单元解交错电路140的解交错运算后，使该些信息以正确的顺序重新排列，再经过去映射电路150的运算后还原成位信息，最后经由解码电路160的运算后(例如低密度奇偶检查(low-densityparity-check,ldpc)及bch解码)得到传输数据。
时间解交错运算是以一个ti区块为单位，每一个ti区块包含nfec个向前错误校正(forwarderrorcorrection,以下简称fec)区块，而每个fec区块包含ncell个单元(cell)。在接收端运行时间解交错运算时，所使用的动态随机存取存储器(dynamicrandomaccessmemory,dram)的大小为nr列与nc栏，其中nr为ncell/5，nc为nfec×5。图1的时间解交错电路130是对上述ti区块所包含的nfec×ncell个单元执行解交错处理。
根据上述说明所提供的信息，时间解交错处理涉及大量的存储器存取作业，存储器存取的效率愈高，时间解交错处理的效能愈好。基于一般存储器的设计，从一存储器的同一列(row)存取n笔数据所需的时间明显少于从该存储器的不同列存取n笔数据所需的时间，因此，为增进存储器存取效率，拼砖(tile)技术被采用。
关于拼砖技术，请参见以下说明。举例而言，假定一ti区块所需的存储器大小为18列与13栏，一时间解交错处理以第一方向顺序(本例中第一方向顺序为纵向顺序)写入数据如图2a所示，其中第0笔写入数据至第17笔写入数据构成一第一纵向数据群组、第18笔写入数据至第35笔写入数据构成一第二纵向数据群组、…、以及第216笔写入数据至第233笔写入数据构成一第十三纵向数据群组；该时间解交错处理作业另以第二方向顺序(本例中第二方向顺序为横向顺序)读出数据如图2b所示，其中第0笔读出数据至第12笔读出数据(对应图2a的第0、18、36、…、198以及216笔写入数据)构成一第一横向数据群组、第13笔读出数据至第25笔读出数据(对应图2a的第1、19、37、…、199以及217笔写入数据)构成一第二横向数据群组、…、以及第221笔读出数据至第233笔读出数据(对应图2a的第17、35、53、…、215以及233笔写入数据)构成一第十八横向数据群组。若上述时间解交错处理所采用的存储器的大小为20列与16行，为避免换列存取所造成的大量时间消耗，同一列的16个储存单位可规划为一存储器拼砖，则存取图2a与图2b的数据所需的存储器拼砖(即tile0至tile19，如图3所示)的总数为：
其中nc为前述纵向数据群组的数目(本例中nc＝13)、nr为前述横向数据群组的数目(本例中nr＝18)、tc为每个存储器拼砖的纵向大小(本例中tc＝4)、tr为每个存储器拼砖的横向大小(本例中tr＝4)以及运算符号
由上述说明及图4a、4b可知，tile4、tile9以及tile14至tile19均有未被利用的储存空间，这表示目前的拼砖技术会造成过多存储器空间的浪费；此外，写入与读出操作所涉及的换列次数合计为137次，仍待进一步减少，以增进时间解交错处理作业的效能。
技术实现要素：
鉴于先前技术的不足，本发明的一目的在于提供一种时间解交错电路及一种运行时间解交错处理的方法，以减少时间解交错程序存取存储器的次数，并提高时间解交错程序的存储器空间利用率。
本发明揭露了一种解交错电路，用来对一交错信号的一时间交错区块执行一时间解交错处理，该时间交错区块包含多个信息单元，该解交错电路的一实施例包含：一输入缓冲存储器，用以暂存该些信息单元；一写入地址产生器，用来依据一预设规则产生多个写入地址，以将暂存于该输入缓冲存储器的该些信息单元写入一存储器；一读出地址产生器，用来依据该预设规则产生多个读出地址，以将储存于该存储器的该些信息单元读出；以及一输出缓冲存储器，用以暂存自该存储器读出的该些信息单元。上述信息单元储存于该存储器时是储存于多个拼砖中，每个该拼砖为该存储器的一列的一部分或全部储存单位，每该拼砖所关联的一存储器地址不同于其它任一该拼砖所关联的一存储器地址，该些拼砖按该预设规则对应于该时间交错区块的多个区域，该多个区域包含一第一区域与一第二区域，该第一区域中的每该拼砖的尺寸不同于该第二区域中的每该拼砖的尺寸。
本发明另揭露了一种解交错方法，应用于一信号接收装置，用来对一交错信号执行一时间解交错处理，该交错信号的一时间交错区块包含多个信息单元，该方法的一实施例包含：依据一预设规则产生多个写入地址；依据该预设规则产生多个读出地址；以及依据该些写入地址储存该多个信息单元于一存储器，并依据该些读出地址从该存储器输出该多个信息单元。上述信息单元储存于该存储器时是储存于多个拼砖中，每该拼砖为该存储器的一列的一部分或全部储存单位，每该拼砖所关联的一存储器地址不同于其它任一该拼砖所关联的一存储器地址，该多个拼砖按该预设规则对应于该时间交错区块的多个区域，该多个区域包含一第一区域与一第二区域，于一不换列的写入操作里该第一区域中的每该拼砖所允许的连续写入的该信息单元的数目不同于该第二区域中的每该拼砖所允许的连续写入的该信息单元的数目。
有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
附图说明
图1是习知信号接收端的功能方块图；
图2a是时间解交错处理的数据写入顺序的示意图；
图2b是时间解交错处理的数据读出顺序的示意图；
图3是存取图2a与图2b的数据所需的存储器拼砖的示意图；
图4a是依数据写入顺序所显示的图3的存储器拼砖用于写入操作的示意图；
图4b是依数据读出顺序所显示的图3的存储器拼砖用于读出操作的示意图；
图5是本发明的时间解交错电路的一实施例的示意图；
图6a是时间解交错处理的数据写入顺序的示意图；
图6b是时间解交错处理的数据读出顺序的示意图；
图7是图5的时间解交错电路存取图6a与图6b的数据所需的存储器拼砖的示意图；
图8a是依数据写入顺序所显示的图7的存储器拼砖用于写入操作的示意图；
图8b是依数据读出顺序所显示的图7的存储器拼砖用于读出操作的示意图；
图9a是时间解交错处理的数据写入顺序的示意图；
图9b是时间解交错处理的数据读出顺序的示意图；
图10是图5的时间解交错电路存取图9a与图9b的数据所需的存储器拼砖的示意图；
图11a是依数据写入顺序所显示的图10的存储器拼砖用于写入操作的示意图；
图11b是依数据读出顺序所显示的图10的存储器拼砖用于读出操作的示意图；以及
图12是本发明的运行时间解交错处理的方法的一实施例的示意图。
符号说明
100信号接收端
110解调变电路
120频率解交错电路
130时间解交错电路
140单元解交错电路
150去映射电路
160解码电路
nr列数
nc栏数
tile0～tile19拼砖
50存储器
500时间解交错电路
510输入缓冲存储器
520写入地址产生器
530读出地址产生器
540输出缓冲存储器
s1210～s1230步骤
具体实施方式
本发明揭露了一种时间解交错电路与运行时间解交错处理的方法，以有效地减少一时间解交错程序存取存储器的次数，并减少用于该时间解交错程序的存储器容量，使效能与成本效益获得提升。
请参阅图5，其是本发明的时间解交错电路的一实施例的示意图。图5的时间解交错电路500位于一通信系统的一信号接收端，用来对一交错信号执行一时间解交错处理，此交错信号包含一时间交错(ti)区块，其包含多个信息单元，时间解交错电路500则包含一输入缓冲存储器510、一写入地址产生器520、一读出地址产生器530以及一输出缓冲存储器540。输入缓冲存储器510用来暂存该些信息单元；写入地址产生器520用来依据一预设规则产生多个写入地址，以将暂存于输入缓冲存储器510的信息单元写入一存储器50，存储器50可包含于时间解交错电路500，或设于时间解交错电路500之外；读出地址产生器530用来依据该预设规则产生多个读出地址，以将储存于存储器50的信息单元读出；输出缓冲存储器540用来暂存自存储器50读出的信息单元。
更详细地说，上述信息单元为nr列(row)乘以nc栏(column)个信息单元，nr与nc定义了前述ti区块所需的存储器大小，且nr关联一纵向读出/写入顺序下的最多连续信息单元数(图6a中nr所关联的纵向读出/写入顺序下的最多连续信息单元数为18)，nc关联一横向读出/写入顺序下的最多连续信息单元数(图6a中nc所关联的纵向读出/写入顺序下的最多连续信息单元数为13)，nr与nc均为正整数。该些信息单元被划分为多个部分，每一部分储存于一存储器拼砖(tile)中，每个拼砖为前述存储器50的一列(row)的部分或全部储存单位，因此存取同一拼砖中的信息单元时不涉及存储器50的换列存取操作。另外，每个拼砖所关联的存储器地址不同于其它任一拼砖所关联的存储器地址，该些拼砖按前述预设规则分属于多个区域，每一区域中任一拼砖的尺寸(dimension)不同于其它任一区域中任一拼砖的尺寸。拼砖的尺寸可以理解为tr乘以tc个信息单元的所构成的尺寸，tr关联对同一拼砖执行存取时(例如写入时)一纵向存取操作下的最多可连续写入的信息单元数(例如图7中tile0的tr所关联的该纵向存取操作下的最多可连续写入的信息单元数为4、tile4的tr所关联的该纵向存取操作下的最多可连续写入的信息单元数为2以及tile14的tr所关联的该纵向存取操作下的最多可连续写入的信息单元数为16)，tc关联对同一拼砖执行存取时(例如读取时)一横向存取操作下的最多可连续读出的信息单元数(例如图7中tile0的tc所关联的该横向存取操作下的最多可连续读取的信息单元数为4、tile4的tc所关联的该横向存取操作下的最多可连续读取的信息单元数为8以及tile14的tc所关联的该横向存取操作下的最多可连续读取的信息单元数为1)，因此，于一不换列的存取操作中(亦即对同一拼砖内的信息单元执行存取时)，不同尺寸的二拼砖所允许的连续写入及/或读取的信息单元的数目不同，其中不同尺寸的二拼砖例如是尺寸为tr1×tc1个信息单元的一拼砖以及尺寸为tr2×tc2个信息单元的另一拼砖，所述tr1×tc1可等于tr2×tc2，但tr1不等于tr2及/或tc1不等于tc2。值得注意的是，为简化存取操作，每个拼砖所对应的储存单位的数目与其它任一拼砖所对应的储存单位的数目相同，换言之，每个拼砖所对应的储存容量均相同，然此并非实施限制。另请注意，“纵向”、“横向”等用语是为了便于了解而采用的，非指实际空间的方向。
承上所述，举例而言，前述nr列乘以nc栏个信息单元为18列乘以13栏个信息单元(亦即nr＝18，nc＝13)，其写入与读出顺序的示意图分别如图6a与6b所示，该些信息单元储存于多个拼砖中如图7所示。图7的拼砖tile0至tile14依前述预设规则分属于区域0、区域1与区域2等三个区域，区域0由该18列中的第0至15列与该13栏中的第0至11栏构成，当中每个拼砖为一基础拼砖，其尺寸为4列×4栏，且每个基础拼砖的每一储存单位储存至少一信息单元；区域1包含该18列中的第0至15列与该13栏中的第12栏所构成的区域，当中每个拼砖的尺寸为16列×1栏，由于栏数不足4栏，因此区域1的拼砖无法形成前述基础拼砖；区域2包含该18列中的第16至17列与该13栏中的第0至12栏所构成的区域，当中每个拼砖的尺寸为2列×8栏，由于列数不足4列，因此区域2的拼砖无法形成前述基础拼砖。
更详细地说，根据本例中信息单元的列数(nr＝18)与栏数(nc＝13)以及该基础拼砖的尺寸tr×tc(于本例中为4×4)，下列公式可应用于前述预设规则中以决定区域0中的拼砖数目：
最多连续横向拼砖数nc_0：
最多连续纵向拼砖数nr_0：
区域0中的拼砖数：nc_0×nr_0＝12
其中
区域1中的拼砖数：
其中
区域2中的拼砖数：
因此，三个区域的拼砖数总和如下所示：
请注意，本例中每个拼砖的储存单位的数目为2的幂次方；另外，该基础拼砖的尺寸不限于本说明书所载的范例，可由实施本发明者依需求自行决定。
请继续参阅图6a、图6b与图7。如前所述，图6a显示信息单元的一纵向写入顺序，图中方格里的数字代表信息单元被写入的次序，该些次序所关联的信息单元与拼砖间的对应关系可由图6a与图7的位置对应关系得知，例如图6a的第0至3列与第0至3栏所构成的区块中的信息单元对应图7的tile0，其余可依此类推；图6b显示数据单元的一横向读出顺序，图中每个方格里的数字代表读出的次序，该些次序所关联的信息单元与拼砖间的对应关系可由图6b与图7的位置对应关系得知，例如图6b的第0至3列与第0至3栏所构成的区块中的信息单元对应图7的tile0，其余可依此类推。值得注意的是，图6a与图6b相对应位置的二方格(例如图6a与图6b中第1列与第1栏所交错构成的二方格)所关联的信息单元相同。
如前所述，每个拼砖为存储器的一列的部分或全部储存单位，存取同一拼砖中的信息单元时不涉及存储器的换列操作，因此，若将图7的各个拼砖以同一存储器列中的储存单位来表示，图6a与图6b可分别表示如图8a与图8b。
如图8a所示，依据写入顺序，各笔信息单元被写入至拼砖的情形如下：
第0至3笔信息单元被写入tile0；
第4至7笔信息单元被写入tile1；
第8至11笔信息单元被写入tile2；
第12至15笔信息单元被写入tile3；
第16至17笔信息单元被写入tile4；
第18至21笔信息单元被写入tile0；
…(依序类推)
第34至35笔信息单元被写入tile4；
…(依序类推)
第72至75笔信息单元被写入tile5；
第76至79笔信息单元被写入tile6；
第80至83笔信息单元被写入tile7；
第84至87笔信息单元被写入tile8；
第88至89笔信息单元被写入tile4；
…(依序类推)
第216至231笔信息单元被写入tile14；以及
第232至233笔写入数据被写入tile13。
因此，上列写入操作所涉及的拼砖更换次数(或说换列次数，因同一拼砖的所有储存单位是位于存储器的同一列)总计为62次。
如图8b，依据读出顺序，各笔信息单元由拼砖读出的情形如下：
第0至3笔信息单元由tile0读出；
第4至7笔信息单元由tile5读出；
第8至11笔信息单元由tile9读出；
第12笔信息单元由tile14读出；
第13至16笔信息单元由tile0读出；
…(依序类推)
第208至215笔信息单元由tile4读出；
第216至220笔信息单元由tile13读出；
第221至228笔信息单元由tile4读出；以及
第229至233笔信息单元由tile13读出。
因此，上列读出操作所涉及的拼砖更换次数(或说换列次数)总计为68次。
由图8a、8b与前述说明可知，本例中解交错处理所涉及的拼砖更换次数(或说换列次数)总计为62+68＝130次，且仅有一个拼砖(即tile13)尚有未储存信息单元的储存空间，故相较于先前技术，本例的存取效率与储存空间的使用率均较高。
请注意，本领域人士能够依本说明书的揭露来修饰用来决定拼砖区域的预设规则，以将修饰后的预设规则应用于时间解交错处理。举例而言，时间解交错电路500所接收的信息单元为19列乘以13栏个信息单元(亦即nr＝19，nc＝13)，其写入与读出顺序的示意图分别如图9a与9b所示，该些信息单元储存于多个拼砖中如图10所示。图10的拼砖tile0至tile15依修饰后的预设规则分属于区域0、区域1与区域2等三个区域，区域0由该19列中的第0至15列与该13栏中的第0至11栏构成，当中每个拼砖为一基础拼砖，其尺寸为4列×4栏，且每个基础拼砖的每一储存单位储存至少一信息单元；区域1包含该19列中的第0至15列与该13栏中的第12栏所构成的区域，当中每个拼砖的尺寸为16列×1栏，由于栏数不足4栏，因此区域1的拼砖无法形成前述基础拼砖；区域2包含该19列中的第16至18列与该13栏中的第0至12栏所构成的区域，当中每个拼砖包含16个储存单位，但当中不同拼砖的尺寸不一定相同，且当中每个拼砖的尺寸可以不是矩形尺寸，所对应的最大列数小于4，同样不足以形成前述基础拼砖。
更详细地说，根据本例中信息单元的列数(nr＝19)与栏数(nc＝13)以及该基础拼砖的尺寸tr×tc(于本例中为4×4)，下列公式可应用于前述修饰后的预设规则中以决定区域0中的拼砖数目：
最多连续横向拼砖数nc_0：
最多连续纵向拼砖数nr_0：
区域0中的拼砖数：nc_0×nr_0＝12
另外，下列公式可应用于前述修饰后的预设规则中以决定区域1中的拼砖数目：
再者，下列公式可应用于前述修饰后的预设规则中以决定区域2中的拼砖数目：
因此，三个区域的拼砖数总和：
请注意，本例中每个拼砖的储存单位的数目为2的幂次方；另外，该基础拼砖的尺寸不限于本说明书所载的范例，可由实施本发明者依需求自行决定。
请继续参阅图9a、图9b与图10。如前所述，图9a显示信息单元的一纵向写入顺序，图中列与栏所交错构成的每个方格里的数字代表信息单元被写入的次序，该些次序所关联的信息单元与拼砖间的对应关系可由图9a与图10的位置对应关系得知；图9b显示数据单元的一横向读出顺序，图中每个方格里的数字代表读出的次序，该些次序所关联的信息单元与拼砖间的对应关系可由图9b与图10的位置对应关系得知。值得注意的是，图9a与图9b中相对应位置的二方格所关联的信息单元相同。
如前所述，每个拼砖为存储器的一列的部分或全部储存单位，存取同一拼砖中的信息单元时不涉及存储器的换列操作，因此，若将图10的各个拼砖以同一存储器列中的储存单位来表示，图9a与图9b可分别表示如图11a与图11b。
如图11a所示，依据写入顺序，各笔信息单元被写入至拼砖的情形如下：
第0至3笔信息单元被写入tile0；
第4至7笔信息单元被写入tile1；
第8至11笔信息单元被写入tile2；
第12至15笔信息单元被写入tile3；
第16至18笔信息单元被写入tile4；
…(依序类推)
第76至79笔信息单元被写入tile5；
第80至83笔信息单元被写入tile6；
第84至87笔信息单元被写入tile7；
第88至91笔信息单元被写入tile8；
第92笔信息单元被写入tile4；
第93至94笔信息单元被写入tile9；
…(依序类推)
第209至212笔信息单元被写入tile10；
第213至216笔信息单元被写入tile11；
第217至220笔信息单元被写入tile12；
第221至224笔信息单元被写入tile13；
第225至226笔信息单元被写入tile9；
第227笔信息单元被写入tile14；
…(依序类推)
第228至243笔信息单元被写入tile15；以及
第244至246笔写入数据被写入tile14。
因此，上列写入操作所涉及的拼砖更换次数(或说换列次数)总计为70次。
如图11b所示，依据读出顺序，各笔信息单元由拼砖读出的情形如下：
第0至3笔信息单元由tile0读出；
第4至7笔信息单元由tile5读出；
第8至11笔信息单元由tile10读出；
第12笔信息单元由tile15读出；
第13至16笔信息单元由tile0读出；
…(依序类推)
第208至215笔信息单元由tile4读出；
第216至219笔信息单元由tile9读出；
第220笔信息单元由tile14读出；
第221至224笔信息单元由tile4读出；
第225至232笔信息单元由tile9读出；
第233笔信息单元由tile14读出；
第234至237笔信息单元由tile4读出；
第238至241笔信息单元由tile9读出；以及
第242至246笔信息单元由tile14读出。
因此，上列读出操作所涉及的拼砖更换次数(或说换列次数)总计为73次。
由图11a、11b与前述说明可知，本例中解交错处理所涉及的拼砖更换次数(或说换列次数)总计为70+73＝143次，且仅有一个拼砖(即tile14)尚有未储存信息单元的储存空间，故相较于先前技术，本例的存取效率与储存空间的使用率均较高。
除前述电路外，本发明另揭露一种运行时间解交错处理的方法，该方法应用于一通信系统的一信号接收端，用来对一交错信号的一时间交错区块执行一时间解交错处理，该时间交错区块包含多个信息单元，该时间解交错方法的一实施例如图12所示，包含下列步骤：
步骤s1210：依据一预设规则产生多个写入地址；
步骤s1220：依据该预设规则产生多个读出地址；以及
步骤s1230：依据该写入地址储存该多个信息单元于一存储器，并用来依据该读出地址从该存储器输出该多个信息单元，其中该多个信息单元储存于多个拼砖中，每该拼砖为该存储器的一列的一部分或全部储存单位，每该拼砖所关联的一存储器地址不同于其它任一该拼砖所关联的一存储器地址，该多个拼砖按该预设规则分属于多个区域，该多个区域包含一第一区域与一第二区域，于一不换列的写入操作里该第一区域中的每该拼砖所允许的连续写入的该信息单元的数目不同于该第二区域中的每该拼砖所允许的连续写入的该信息单元的数目。
由于本领域具有通常知识者能够参酌前述电路发明的揭露来了解本方法发明的实施细节与变化，亦即前述电路发明的技术特征均可合理应用于本方法发明中，因此，在不影响本方法发明的揭露要求与可实施性的前提下，重复及冗余的说明在此予以节略。
值得注意的是，前述时间解交错电路可直接做为时间交错电路，而前述运行时间解交错处理的方法可直接做为运行时间交错处理的方法。
综上所述，本发明的时间解交错电路与运行时间解交错处理的方法可以减少时间解交错程序存取存储器的次数，并减少时间解交错程序对于存储器的需求量，从而改善效能与提高成本效益。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。