1.一种基于IOSERDES的cameralink接口系统，其通过FPGA实现cameralink接口，其特征在于，包含：
所述的接收模块包含：
差分输入缓存，用于将LVDS的cameralink物理信号转换为单端信号；
输入时钟模块，用于对输入的cameralink时钟信号进行倍频、时序对齐和时钟约束；
串并转换模块，用于将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据；
输入数据逻辑映射模块，用于将串并转换后的并行数据按照第一帧有效信号、第一行有效信号、第一数据有效信号和第一数据信号输出；
所述的发送模块包含：
输出数据逻辑映射模块，用于将第二帧有效信号、第二行有效信号、第二数据有效信号和第二数据信号组织成并串转换前的逻辑顺序；
并串转换模块，用于将并行信号按照cameralink接口输出逻辑转换成串行信号；
输出时钟模块，其通过OSERDES模块生成cameralink 输出时钟；
差分输出缓存，用于将cameralink输出逻辑转换为LVDS物理信号。
2.如权利要求1所述的基于IOSERDES的cameralink接口系统，其特征在于，配置所述输入时钟模块的引脚到FPGA全局时钟上，利用FPGA 内部的锁相环或数字时钟管理器对采样时钟进行相位调整及倍频，并对调整后的时钟进行时钟约束，用于ISERDES基于时钟上升沿的串并转换。
3.如权利要求2所述的基于IOSERDES的cameralink接口系统，其特征在于，所述的串并转换模块包含若干个相邻的ISEDES模块，完成比特的串并转换，控制逻辑实现先到达比特位位于转换结果的低位，最后到达比特位位于转换结果的高位的原则。
4.如权利要求3所述的基于IOSERDES的cameralink接口系统，其特征在于，所述的接收模块在BASE、MEDIUM、FULL模式下分别需要1个、2个、3个串并转换模块，对应需要4个、8个、12个ISERDES模块。
5.如权利要求1所述的基于IOSERDES的cameralink接口系统，其特征在于，所述的输入数据逻辑映射模块将并行数据转换为图像像素的灰度值后，将离散的灰度值转换为具有逻辑顺序的图像像素。
6.如权利要求1所述的基于IOSERDES的cameralink接口系统，其特征在于，所述的输出数据逻辑映射模块将帧有效信号、行有效信号、数据有效信号和数据信号逻辑转换成图像数据像素值的排列组合后，将图像数据像素值进一步映射成比特逻辑。
7.如权利要求1所述的基于IOSERDES的cameralink接口系统，其特征在于，所述的并串转换模块包含若干个相邻的OSEDES模块，实现低位先输出，高位后输出。
8.如权利要求1所述的基于IOSERDES的cameralink接口系统，其特征在于，所述的发送模块在BASE、MEDIUM、FULL模式下分别需要1个、2个、3个并串转换模块，对应需要4个、8个、12个OSERDES模块。
9.如权利要求1所述的基于IOSERDES的cameralink接口系统，其特征在于，所述的输出时钟模块利用OSERDES模块进行并串转换，对转换结果进行时钟约束，从FPGA全局时钟管脚输出作为cameralink输出时钟。