基于FPGA的多业务高速光纤传输系统的制作方法

本发明涉及通信和图像处理中光同步数字传输领域，特别涉及一种基于FPGA的多业务高速光纤传输系统，包括业务适配模块、总线传输模块、总线交叉模块和光收发模块和网管控制模块；
背景技术：
：现有技术中，多业务光端机主要包括pdh、sdh、mstp等设备，承载的业务包括以太网、E1、话音等，对高速ADC数据传输通常需经过处理后再经过光纤进行传输，当传输速率在10Gbps以上时，设备复杂度急剧增加；随着通信和图像处理对信号处理带宽越来越大的需求以及技术进步和运用的扩展，现在往往要求高速ADC数据直接进行传输，在中心站点进行统一处理，简化终端的复杂度，而现在高速ADC的传输速率常常高于10Gbps，现有的技术和设备无法满足光纤传输的技术要求；技术实现要素：针对现有技术的不足，本发明解决的技术问题是如何解决现有技术和设备无法满足高速ADC在传输速率高于10Gbps时进行光纤传输的技术要求问题；为解决上述技术问题，本发明提供的技术方案是一种基于FPGA的多业务高速光纤传输系统，包括业务适配模块、总线传输模块、总线交叉模块和光收发模块和网管控制模块；业务适配模块、总线传输模块、总线交叉模块和光收发模块依次通过双向传输信号连接并分别和网管控制模块通过双向传输信号连接；网管控制模块由CPU通过SPI对业务适配模块的配置和状态信息以及总线交叉模块的交叉信息及状态和光通道状态进行配置和监控，同时进行远端设备的远程控制。所述业务适配模块分为高速ADC数据业务板、以太网数据业务板和E1数据和话音数据业务板；业务适配模块内设有的插槽能够插入不同的业务模块，业务数据在通过总线进行传输前进行业务适配，适配后的业务数据格式相同，分别占用一条或多条LVDS总线。所述以太网数据业务板包括以太网PHY芯片、DDR3芯片、FPGA芯片及必要的外围器件，FPGA通过PHY芯片管理接口对PHY进行配置和查询，接收PHY数据后对数据进行分析，控制帧直接处理，数据帧存入DDR3芯片中，FPGA根据以太网带宽从DDR3芯片中读取数据进行传输。所述E1数据和话音数据业务板包括E1接口、话音接口、FPGA芯片及外围器件，其中话音接口数据和信令经过复接后成PCM30格式的E1数据帧，后续处理同E1接口；E1接口的数据通过正码速调整成2.5Mbps的帧数据，然后35个调整后的E1数据帧组合成100Mbps的数据帧，其中同步头、CRC校验占用12.5Mbps带宽；最后通过一条LVDS总线进行传输。所述总线传输模块默认为以下结构：帧长为800bit，分为100个时隙，每个时隙8bit，带宽为10Mbps，同步头、业务标号、业务帧标号分别占用一个时隙，CRC校验选用CRC16进行校验，占用2个时隙。有效数据选用95个时隙，带宽为950Mbps。所述总线交叉模块对业务板的LVDS总线和光通道的LVDS总线进行交叉，实现业务的传输和备份。所述光收发模块光通道速率为10Gbps，使用FPGA的GTH模块实现。线路编码选用8B10B进行编码。所述网管控制模块由CPU通过SPI对业务板的配置和状态信息、交叉模块的交叉信息及状态和光通道状态进行配置和监控，同时进行远端设备的远程控制。本发明系统主要控制过程如下：(1)LVDS总线接收的延时控制LVDS总线延时调整单元在以下情况下进行调整：a、设备上电稳定后。b、设备运行过程中，LVDS总线出现帧失步或CRC校验错误数在一段时间内超出错误数上限。时间和误码数上限由网管控制，根据不同系统要求设置不同值。LVDS总线帧结构包含同步码和CRC校验，因此不需要发送训练码，直接通过控制bitslip和延时单元值即可。(2)LVDS总线交叉模块控制过程如下：业务盘使用的LVDS总线数量不同，E1和话音等低速业务使用1条LVDS总线进行传输；带宽1Gbps的千兆以太网使用2条LVDS总线进行传输，其他以太网使用1条LVDS总线进行传输；而高速ADC最多需要使用13条LVDS总线进行传输；每路10Gbps的光通道能够透明传输7条LVDS总线。在进行设计时，根据业务的多少选用多个光通道进行传输。采用本发明的技术方案可以通过一路或多路光通道传输高速数据，需要传输的业务可以根据需要进行网管进行交叉配置，该系统能够传输12Gbps的高速ADC数据，可以使高速ADC数据在远端采集后通过光纤传输到中心站点进行处理，简化终端的复杂度和可靠性。附图说明图1为本发明系统框图；图2为LVDS总线延时调整示意图。具体实施方式下面结合附图对本发明作进一步的说明。图1为本发明系统框图，包括业务适配模块、总线传输模块、总线交叉模块和光收发模块和网管控制模块。业务适配模块、总线传输模块、总线交叉模块和光收发模块依次通过双向传输信号连接并分别和网管控制模块通过双向传输信号连接；网管控制模块由CPU通过SPI对业务适配模块的配置和状态信息、总线交叉模块的交叉信息及状态和光通道状态进行配置和监控，同时进行远端设备的远程控制。所述业务适配模块分为高速ADC数据业务板、以太网数据业务板和E1数据和话音数据业务板。业务适配模块内设有的插槽能够插入不同的业务模块，业务数据在通过总线进行传输前进行业务适配，适配后的业务数据格式相同，分别占用一条或多条LVDS总线。每条LVDS总线速率固定，速率为1Gbps。格式如表1如下：表1、LVDS总线帧格式同步头业务标号业务帧标号有效数据备用数据CRC校验各数据段定义及作用如下：同步头用于帧定位；业务标号指示业务类型；业务帧标号指示业务数据帧的顺序，当业务数据量较大时，需要通过多路LVDS总线进行传输，业务帧标号可以用来指示传输的顺序及内容；有效数据表示业务数据；备用数据用来进行备用，可以没有该项；CRC校验对除同步头以外的数据进行CRC校验，用来检测数据是否有误。为了避免数据中连0或连1出现，发送前对数据帧除同步头以外的数据进行扰码。在同一设备中使用的帧结构长度相同和扰码系列相同，同时保证有效数据带宽为950Mbps。所述高速ADC数据业务板包括采样芯片、FPGA及外围器件。高速ADC数据采样的位数N(bit)和采样速率A(Mbps)可以根据需求进行配置，但必须保证N*A的值为50的倍数。当前使用的高速ADC最高采样带宽为12bit*1Gbps。即12Gbps。每条LVDS总线传输的有效速率，需要12/0.95＝12.6根LVDS总线。使用13根LVDS总线对其进行传输。其中前12路LVDS传输950Mbps，第13路传输600Mbps。使用业务帧标号对其进行标识，业务帧标号为n*13+0～n*13+11表示前12路的LVDS数据，n*13+12表示第13路LVDS数据，标号从0～233循环标记。当为第13路数据时，只取有效数据的一部分。所述以太网数据业务板包括以太网PHY芯片、DDR3芯片、FPGA芯片及必要的外围器件，FPGA通过PHY芯片管理接口对PHY进行配置和查询，接收PHY数据后对数据进行分析，控制帧直接处理，数据帧存入DDR3芯片中。FPGA根据以太网带宽从DDR3芯片中读取数据进行传输。以太网数据带宽为可设置为千兆模式和其他模式，千兆模式时带宽为1Gbps，通过两条LVDS进行传输，当无以太网数据传输时，线路数据使用0X00进行补充。当设置为其他模式时，包括10M\100M\1000M以太网模式，但是1000M以太网时带宽为950Mbps，使用一条LVDS总线进行传输，当无以太网数据传输时，线路数据使用0X00进行补充。所述E1数据和话音数据业务板包括E1接口、话音接口、FPGA芯片及外围器件，其中话音接口数据和信令经过复接后成PCM30格式的E1数据帧，后续处理同E1接口。E1接口的数据通过正码速调整成2.5Mbps的帧数据，然后35个调整后的E1数据帧组合成100Mbps的数据帧，其中同步头、CRC校验占用12.5Mbps带宽。最后通过一条LVDS总线进行传输。所述总线传输模块LVDS总线帧结构如表1所示，帧结构默认为以下结构：帧长为800bit，分为100个时隙，每个时隙8bit，带宽为10Mbps。同步头、业务标号、业务帧标号分别占用一个时隙，CRC校验选用CRC16进行校验，占用2个时隙。有效数据选用95个时隙，带宽为950Mbps，当lvds总线传输的数据小于950Mbps时，例如需要传输100Mbps，那么数据占用前10个时隙，后面85个时隙为备用带宽，不传输有效数据。LVDS总线通过FPGA的serdes\deserdes实现。发送端不进行延时调整，接收端使用idelay调整每条LVDS总线的延时，使LVDS总线无误码。所述总线交叉模块对业务板的LVDS总线和光通道的LVDS总线进行交叉。实现业务的传输和备份。所述光收发模块光通道速率为10Gbps，使用FPGA的GTH模块实现。线路编码选用8B10B进行编码。编码前数据为8Gbps，使用k28.5作为同步码，加入同步码后实际带宽小于8Gbps，每条LVDS总线带宽为1Gbps，最多可以传输7条LVDS总线。光通道帧结构帧长为640bit，分80个时隙，每个时隙为8bit，带宽为100Mbps。同步码占用1个时隙；每条LVDS总线占用10个时隙，7条LVDS总线占用70个时隙；远端管理控制占用1个时隙；其他8个时隙备用。光通道只对LVDS总线提供了7个透明通道，不对LVDS数据进行解析，便于LVDS总线交叉。所述网管控制模块由CPU通过SPI对业务板的配置和状态信息、交叉模块的交叉信息及状态和光通道状态进行配置和监控，同时进行远端设备的远程控制。本发明系统主要控制过程如下：(1)LVDS总线接收的延时控制LVDS总线延时调整单元在以下情况下进行调整：a、设备上电稳定后。b、设备运行过程中，LVDS总线出现帧失步或CRC校验错误数在一段时间内超出错误数上限。时间和误码数上限由网管控制，根据不同系统要求设置不同值。LVDS总线帧结构包含同步码和CRC校验，因此不需要发送训练码，直接通过控制bitslip和延时单元值即可。图2示出了LVDS总线延时调整示意，具体调整步骤：其中D为延时单元延时值，该值取值期间为0～63，当该值为64时，超出范围，需要bitslip移位一次后重新搜索；N为LVDS总线接收初次正常时的延时值；M为LVDS总线接收由正常状态到不正常状态时的延时值；D1为N和M的平均值，取整数部分。L记录LVDS正常延时值得个数。本发明中延时单元的参考时钟为200Mbps，每个延时单元延时的时间为0.078ns,而一个LVDS总线时钟周期为1ns，对于13个延时单元的延时值，去除抖动和数据沿影响，LVDS正常时的延时值的个数不应小于9个。判断LVDS正常的标准为在1000个数据帧时间内，能够从LVDS总线数据中搜索到同步标志，并且连续400帧数据的CRC校验正确。(2)LVDS总线交叉模块控制过程如下：业务盘使用的LVDS总线数量不同，E1和话音等低速业务使用1条LVDS总线进行传输；带宽1Gbps的千兆以太网使用2条LVDS总线进行传输，其他以太网使用1条LVDS总线进行传输；而高速ADC最多需要使用13条LVDS总线进行传输；每路10Gbps的光通道能够透明传输7条LVDS总线。在进行设计时，根据业务的多少选用多个光通道进行传输，例如某设计需要传输一路12Gbps的高速ADC、一路千兆以太网和若干E1和话音接口时，需要13+2+1＝16根LVDS总线，那么需要使用3个光通道进行传输，通过交叉模块把业务LVDS总线交叉到各个光接口上即可。如果传输的业务比较重要，可以通过交叉模块把业务LVDS总线交叉到另外3个光通道的LVDS总线上，另外三个光通道传输同样的数据，在接收端，通过光同步指示和光通道CRC校验确定从某路光通道上接收数据。当前第1页1 2 3