基于FPGA的时变基带多径信道模拟装置及方法与流程

文档序号:11253673
基于FPGA的时变基带多径信道模拟装置及方法与流程

本发明属于通信技术领域,更进一步涉及无线通信中一种基于可编程逻辑门阵列FPGA(Field-Programmable Gate Array)的时变基带多径信道模拟装置及方法。本发明可用于各种无线通信的实验中,实现对无线通信信道特性的模拟,使开发人员在实验室环境下就可以方便地测试无线通信系统的性能,减少无线通信系统的开发成本并缩短开发周期。



背景技术:

模拟无线通信信道技术主要是指对无线信道进行建模,并对无线信号添加多径时延、多径衰落、多普勒频偏和高斯白噪声的技术。无线信道的研究是无线通信研究工作的重要部分,所以模拟无线通信信道的研究不仅有理论意义还有非常大的实用价值。如何更加准确地建立无线信道模型,并对信号添加多径时延、多径衰落、多普勒频偏和高斯白噪声是研究模拟无线信道技术的重点,并且为了实用性更好,使信道能适用于更多场景,在设计模拟无线通信信道时还要考虑可以通过参数改变信道的多径特性。

清华大学在其提出的专利申请文献“基带多径衰落信道模拟器”(申请日:2005.7.15,申请号CN200510012193.3,公告号CN1702986A)中公开了一种基带多径衰落信道模拟器。该模拟器首先基于多抽样率信号处理结构,通过对预存于存储单元中的固有最大多普勒频移的衰落信号进行分时复用读取,并且同时控制各条路径的读取速度来实现上采样操作,得到最大多普勒频移的衰落信号的并行输出,然后使信号的分路与延时在一个多径数字延时器中进行,通过控制多个串口的双口RAM的初始写地址和多个多路选择器的选择控制信号来产生具有不同时延功率谱结构的信道模型。该模拟器优点是能够产生多种不同的功率谱结构的信道,适用于多种无线信道环境,并且能较好地模拟基带多径衰落信道,但是,该装置仍然存在的不足之处是,不具有普遍适用性,难以模拟多种无线信道环境,而且硬件实现复杂度高,硬件资源消耗很大,结构复杂,导致硬件平台难以搭建。

Kuo-hsien Liang等人在其发表的论文“Design and actualisation of the improved Jakes fading channel”([J].IET communications,2017,1,11)中提出了一种基于改进型杰克斯Jakes模型的多径时变信道实现方法。论文采用的多径时变信道实现方法是在杰克斯Jakes模型的基础上,通过引入一个随机变量,进行公式推导,将杰克斯Jakes模型改进成一种随机型信道模型,然后通过DDS发生器模拟信道各径的输出,最后将各径输出进行累加,得到多径时变信道输出,由于随机变量的存在,使得各径信道的输出互不相关。这种方法的优势是消除了信道多径之间的相关性,更贴近真实的无线信道,但是,该方法仍然存在的不足之处是,其瑞利信道模型的数学表达形式不够简洁,所需的运算量仍然很大。



技术实现要素:

本发明的目的在于针对已有时变基带多径信道在硬件技术领域的实现复杂度高,结构复杂的不足,提供一种基于FPGA的低复杂度、结构简单的时变基带多径信道模拟装置,该装置使用较少的硬件实现资源,并能通过预存于FPGA内的多径信道参数将信道配置成应用于多种环境的时变基带多径信道,能较好地适用于各种无线通信系统的实际应用中。

为了实现上述目的,本发明方法的思路是:首先将串行的输入信号存储在可编程逻辑门阵列FPGA的存储器内,然后利用伪噪声PN序列产生伪随机数,构建改进型瑞利信道模型,产生瑞利信道输出信号,设置瑞利信道总数,添加多径时延与多径衰落,生成时变多径信道输出,最后添加高斯白噪声,获得输出信号。

本发明的模拟装置包括四个模块:信号输入模块、瑞利信道产生模块、多径叠加模块、信道输出模块,各模块通过可编程逻辑门阵列FPGA实现,其中:

所述的信号输入模块,用于接收串行的输入信号,并将其存储在可编程逻辑门阵列FPGA的存储器内。

所述的瑞利信道产生模块,用于生成四组伪噪声PN序列,将四组伪噪声PN序列合并成一组四位二进制数,并缩小16倍,产生精度为0.0625,在0到1之间服从均匀分布的一组伪随机数组,以一组从0到1的间隔为的分数为查找索引,以该组分数的所有余弦值为查找结果,生成一张余弦查找表,将余弦查找表存于可编程逻辑门阵列FPGA的只读存储器ROM中,可编程逻辑门阵列FPGA分别计算待构建的改进型瑞利信道模型中,每一径信号到达信道模型接收端的第一相位值和第二相位值,计算改进型瑞利信道模型的输出值,将改进型信道模型的输出与存储于可编程逻辑门阵列FPGA的输入信号相乘,产生瑞利信道输出信号。

所述的多径叠加模块,用于根据待模拟的无线通信信道环境的需求,多径叠加模块设置待模拟时变多径信道的路径总数、各条信道路径的时延、各条信道路径衰落,并将设置的三种多径参数存储于可编程逻辑门阵列FPGA的存储器内,从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的路径总数,可编程逻辑门阵列FPGA根据时变多径信道的路径总数,设置时变多径信道中使用的瑞利信道的数目,从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的各条信道路径时延,可编程逻辑门阵列FPGA分别给各条路径上的瑞利信道信号输出做延时操作,得到加时延信号,从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的各条信道路径衰落,可编程逻辑门阵列FPGA分别给各条路径的加延时信号加衰落,得到各条路径上的加衰落信号,将所有路径的加衰落信号叠加,得到一个多径总衰落信号。

所述的信号输出模块,用于利用基带近似高斯白噪声公式,信号输出模块在多径总衰落信号上添加基带近似高斯白噪声,得到模拟的时变基带多径信道的输出信号。

本发明的模拟方法是通过基于FPGA的时变基带多径信道模拟装置实现的,具体步骤如下:

(1)获取输入信号:

信号输入模块接收串行的输入信号,并将其存储在可编程逻辑门阵列FPGA的存储器内。

(2)产生瑞利信道输出信号;

(2a)瑞利信道产生模块生成四组伪噪声PN序列,将四组伪噪声PN序列合并成一组四位二进制数。

(2b)瑞利信道产生模块将合并后的一组四位二进制数缩小16倍,产生精度为0.0625,在0到1之间服从均匀分布的一组伪随机数组。

(2c)瑞利信道产生模块以一组从0到1的间隔为的分数为查找索引,以该组分数的所有余弦值为查找结果,生成一张余弦查找表,将余弦查找表存于可编程逻辑门阵列FPGA的只读存储器ROM中。

(2d)按照下式,可编程逻辑门阵列FPGA分别计算待构建的改进型瑞利信道模型中,每一径信号到达信道模型接收端的第一相位值和第二相位值:

其中,θ1,n(t)表示待构建的改进型瑞利信道模型,在采样t时刻第n径信号到达信道模型接收端的第一相位值,ρ表示随机因子,ρ是0到1之间服从均匀分布的一组伪随机数组,n表示待构建的改进型瑞利信道模型当前径数,n取值为1到M的整数,M表示待构建的改进型瑞利信道模型总径数,fm表示最大多普勒频移,t表示采样时间,αn表示待构建的改进型瑞利信道模型中的常量,θ2,n(t)表示待构建的改进型瑞利信道模型,在采样t时刻第n径信号到达信道模型接收端的第二相位值。

(2e)按照下式,可编程逻辑门阵列FPGA计算得到多普勒功率谱为“U”形谱,幅度值随着时间随机变化的改进型瑞利信道模型的输出值:

其中,X(t)表示改进型瑞利信道模型在采样t时刻的输出值,表示取平方根操作,M表示改进型瑞利信道模型总径数,Σ表示求和操作,n表示改进型瑞利信道模型当前径数,n的取值为1到M的整数,u(·)表示查询余弦查找表操作,θ1,n(t)表示改进型瑞利信道模型,在采样t时刻第n径信号到达信道模型接收端的第一相位值,j表示虚数符号,θ2,n(t)表示改进型瑞利信道模型,在采样t时刻第n径信号到达信道模型接收端的第二相位值。

(2f)瑞利信道产生模块将改进型信道模型的输出与存储于可编程逻辑门阵列FPGA的输入信号相乘,产生瑞利信道输出信号。

(3)存储多径参数:

根据待模拟的无线通信信道环境的需求,多径叠加模块设置待模拟时变多径信道的路径总数、各条信道路径的时延、各条信道路径衰落,并将设置的三种多径参数存储于可编程逻辑门阵列FPGA的存储器内。

(4)设置瑞利信道数目:

(4a)多径叠加模块从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的路径总数。

(4b)可编程逻辑门阵列FPGA根据时变多径信道的路径总数,设置时变多径信道中使用的瑞利信道的数目。

(5)获得加时延信号:

(5a)多径叠加模块从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的各条信道路径时延。

(5b)可编程逻辑门阵列FPGA分别给各条路径上的瑞利信道信号输出做延时操作,得到加时延信号。

(6)获得多径总衰落信号:

(6a)多径叠加模块从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的各条信道路径衰落。

(6b)利用加多径衰落公式,可编程逻辑门阵列FPGA分别给各条路径的加延时信号加衰落,得到各条路径上的加衰落信号。

(6c)将所有路径的加衰落信号叠加,得到一个多径总衰落信号。

(7)获得输出信号:

利用基带近似高斯白噪声公式,信号输出模块在多径总衰落信号上添加基带近似高斯白噪声,得到模拟的时变基带多径信道的输出信号。

本发明与现有技术相比具有以下优点:

第一,由于本发明的装置中采用了瑞利信道生成模块,用以以一组从0到1的间隔为的分数为查找索引,以该组分数的所有余弦值为查找结果,生成一张余弦查找表,将余弦查找表存于可编程逻辑门阵列FPGA的只读存储器ROM中,利用查询查找表操作计算瑞利信道输出,克服了现有技术中瑞利信道模拟装置硬件资源消耗很大的不足,使得本发明的装置使用的硬件实现资源较少。

第二,由于本发明的装置中采用了多径叠加模块,用于根据待模拟的无线通信信道环境的需求,设置待模拟时变多径信道的路径总数、各条信道路径的时延、各条信道路径衰落,计算模拟的时变基带多径信道的输出信号,克服了现有技术中无线信道模拟装置不具有普遍适用性,难以模拟多种无线信道环境的不足,使得本发明的装置可以通过更改预存于编程逻辑门阵列FPGA的存储器内的三种多径参数,将多径信道输出信号满足不同信道环境的多径参数要求,可以更加灵活的应用于不同无线通信环境的信道模拟中。

第三,由于本发明的方法构建了一种改进型瑞利信道模型,通过计算改进型瑞利信道模型中各径信号到达接收端的第一相位和第二相位,查询余弦查找表,计算改进型瑞利信道模型的输出值,克服了现有技术中瑞利信道模型数学表达形式不够简洁,所需的运算量大以及结构复杂,硬件实现复杂度高,硬件平台难以搭建的不足,使得本发明发法结构简单,运算量小,可以很方便的应用于实际无线通信系统的信道模拟中。

附图说明

图1为本发明的方法流程图;

图2为本发明方法中的改进型瑞利信道模型输出的仿真幅值分布图;

图3为本发明方法中的改进型瑞利信道模型输出的仿真多普勒功率谱分布图。

具体实施方式

下面结合附图对本发明作进一步的描述。

本发明的装置包括四个模块:信号输入模块、瑞利信道产生模块、多径叠加模块、信道输出模块,各模块通过可编程逻辑门阵列FPGA实现,其中:

信号输入模块,用于接收串行的输入信号,并将其存储在可编程逻辑门阵列FPGA的存储器内。

瑞利信道产生模块,用于生成四组伪噪声PN序列,将四组伪噪声PN序列合并成一组四位二进制数,并缩小16倍,产生精度为0.0625,在0到1之间服从均匀分布的一组伪随机数组,以一组从0到1的间隔为的分数为查找索引,以该组分数的所有余弦值为查找结果,生成一张余弦查找表,将余弦查找表存于可编程逻辑门阵列FPGA的只读存储器ROM中,可编程逻辑门阵列FPGA分别计算待构建的改进型瑞利信道模型中,每一径信号到达信道模型接收端的第一相位值和第二相位值,计算改进型瑞利信道模型的输出值,将改进型信道模型的输出与存储于可编程逻辑门阵列FPGA的输入信号相乘,产生瑞利信道输出信号。

多径叠加模块,用于根据待模拟的无线通信信道环境的需求,多径叠加模块设置待模拟时变多径信道的路径总数、各条信道路径的时延、各条信道路径衰落,并将设置的三种多径参数存储于可编程逻辑门阵列FPGA的存储器内,从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的路径总数,可编程逻辑门阵列FPGA根据时变多径信道的路径总数,设置时变多径信道中使用的瑞利信道的数目,从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的各条信道路径时延,可编程逻辑门阵列FPGA分别给各条路径上的瑞利信道信号输出做延时操作,得到加时延信号,从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的各条信道路径衰落,可编程逻辑门阵列FPGA分别给各条路径的加延时信号加衰落,得到各条路径上的加衰落信号,将所有路径的加衰落信号叠加,得到一个多径总衰落信号。

信号输出模块,用于利用基带近似高斯白噪声公式,信号输出模块在多径总衰落信号上添加基带近似高斯白噪声,得到模拟的时变基带多径信道的输出信号。

参照图2对本发明的模拟方法作进一步详细说明。

步骤1,获取输入信号。

信号输入模块接收串行的输入信号,并将其存储在可编程逻辑门阵列FPGA的存储器内。

步骤2,产生瑞利信道输出信号。

瑞利信道产生模块生成四组伪噪声PN序列,将四组伪噪声PN序列合并成一组四位二进制数。

瑞利信道产生模块将合并后的一组四位二进制数缩小16倍,产生精度为0.0625,在0到1之间服从均匀分布的一组伪随机数组。

瑞利信道产生模块以一组从0到1的间隔为的分数为查找索引,以该组分数的所有余弦值为查找结果,生成一张余弦查找表,将余弦查找表存于可编程逻辑门阵列FPGA的只读存储器ROM中。

按照下式,可编程逻辑门阵列FPGA分别计算待构建的改进型瑞利信道模型中,每一径信号到达信道模型接收端的第一相位值和第二相位值:

其中,θ1,n(t)表示待构建的改进型瑞利信道模型,在采样t时刻第n径信号到达信道模型接收端的第一相位值,ρ表示随机因子,ρ是0到1之间服从均匀分布的一组伪随机数组,n表示待构建的改进型瑞利信道模型当前径数,n取值为1到M的整数,M表示待构建的改进型瑞利信道模型总径数,fm表示最大多普勒频移,t表示采样时间,αn表示待构建的改进型瑞利信道模型中的常量,θ2,n(t)表示待构建的改进型瑞利信道模型,在采样t时刻第n径信号到达信道模型接收端的第二相位值。

所述的待构建的改进型瑞利信道模型中的常量αn由下式计算得到:

其中,αn表示待构建的改进型瑞利信道模型中的常量,cos(·)表示取余弦操作,π表示圆周率,n表示待构建的改进型瑞利信道模型当前径数,n取值为1到M的整数,M表示待构建的改进型瑞利信道模型总径数。

按照下式,可编程逻辑门阵列FPGA计算得到多普勒功率谱为“U”形谱,幅度值随着时间随机变化的改进型瑞利信道模型的输出值:

其中,X(t)表示改进型瑞利信道模型在采样t时刻的输出值,表示取平方根操作,M表示改进型瑞利信道模型总径数,Σ表示求和操作,n表示改进型瑞利信道模型当前径数,n的取值为1到M的整数,u(·)表示查询余弦查找表操作,θ1,n(t)表示改进型瑞利信道模型,在采样t时刻第n径信号到达信道模型接收端的第一相位值,j表示虚数符号,θ2,n(t)表示改进型瑞利信道模型,在采样t时刻第n径信号到达信道模型接收端的第二相位值。

瑞利信道产生模块将改进型信道模型的输出与存储于可编程逻辑门阵列FPGA的输入信号相乘,产生瑞利信道输出信号。

步骤3,存储多径参数。

根据待模拟的无线通信信道环境的需求,多径叠加模块设置待模拟时变多径信道的路径总数、各条信道路径的时延、各条信道路径衰落,并将设置的三种多径参数存储于可编程逻辑门阵列FPGA的存储器内。

步骤4,设置瑞利信道数目。

多径叠加模块从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的路径总数。

可编程逻辑门阵列FPGA根据时变多径信道的路径总数,设置时变多径信道中使用的瑞利信道的数目。

步骤5,获得加时延信号。

多径叠加模块从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的各条信道路径时延。

可编程逻辑门阵列FPGA分别给各条路径上的瑞利信道信号输出做延时操作,得到加时延信号。

步骤6,获得多径总衰落信号。

多径叠加模块从可编程逻辑门阵列FPGA的存储器内,读取时变多径信道的各条信道路径衰落。

利用加多径衰落公式,可编程逻辑门阵列FPGA分别给各条路径的加延时信号加衰落,得到各条路径上的加衰落信号。

所述加多径衰落公式如下:

其中,x(t)表示在采样t时刻时变多径信道衰落输出信号,Σ表示求和操作,N表示时变多径信道的总径数,n表示时变多径信道的当前径数,n取值为1到N的整数,an表示第n径信道衰落输出信号的衰落,xn(t-τn)表示第n径瑞利信道的经过延时τn后的输出信号,t表示采样时间,τn表示第n径信道衰落输出信号的时延。

将所有路径的加衰落信号叠加,得到一个多径总衰落信号。

步骤7,获得输出信号。

利用基带近似高斯白噪声公式,信号输出模块在多径总衰落信号上添加基带近似高斯白噪声,得到模拟的时变基带多径信道的输出信号。

所述的基带近似高斯白噪声公式如下:

其中,Y表示基带近似高斯白噪声,表示取平方根操作,ρ1表示基带近似高斯白噪声的同向分量幅度值,ρ1是服从[0,1]均匀分布的随机数,j表示虚数符号,ρ2表示基带近似高斯白噪声的正交分量幅度值,ρ2是服从[0,1]均匀分布的随机数。

下面结合仿真实验对本发明作进一步的描述。

1.仿真条件:

本发明的仿真是对改进型瑞利信道模型进行模拟瑞利信道的仿真,使用MATLAB仿真工具,仿真参数为:最大多普勒频偏926Hz,采样周期0.000001s,采样点50000个。

2.仿真内容与结果分析:

对本发明方法中的改进型瑞利信道模型进行模拟瑞利信道的仿真,得到改进型瑞利信道模型的两个仿真图,图2和图3。

图2为本发明方法中的改进型瑞利信道模型输出的仿真幅值分布图,图2中横坐标表示采样时间,单位是秒,纵坐标表示改进型瑞利信道模型输出的幅值,单位是dB。

从图2中可以看出改进型瑞利信道输出的幅度值随采样时间随机变化,改进型瑞利信道模型具有时变性。

图3为本发明方法中的改进型瑞利信道模型输出的仿真多普勒功率谱分布图,图3中横坐标表示多普勒频移与最大多普勒频移的比值,纵坐标表示改进型瑞利信道模型输出的信号功率,单位是dB。

从图3中可以看出多普勒功率谱满足“U”形谱。

由于改进型瑞利信道模型输出满足时变性和输出多普勒功率谱满足“U”形谱,所以能很好的适用于时变基带多径信道模拟方法中。

本发明方法的改进型瑞利信道模型与杰克斯Jakes瑞利信道模型复杂度对比如表1所示:

表1改进型瑞利信道模型与杰克斯Jakes瑞利信道模型复杂度对比表

再多了解一些
当前第1页1 2 3 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1