一种纠错方法和纠错装置与流程

本申请涉及通信
技术领域：
，尤其涉及一种纠错方法和纠错装置。
背景技术：
：高速链路技术是芯片和接口的基础技术，包括电链路和光链路。在高速电链路中，由于电缆或者光纤插入收发器时产生的插损会导致码间干扰(intersymbolinterference，isi)，而在高速光链路中，光纤的色散以及收发器中光电转换器件、如驱动器(driver)，调制器(modulator)，光电检测器(pin/apd)，跨阻放大器(tia)等器件的带宽限制也造成isi。因此，需要在收发器中设置均衡器来补偿由于插损或者器件欠带宽所造成的isi。目前判决反馈均衡(decisionfeedbackequalizer，dfe)是较为常用的一种均衡器，dfe的结构如图1所示，包括加法器(+)、减法器(-)、寄存器(d)、乘法器(×)判决器(图1中以折线表示)。dfe属于非线性反馈均衡器，当接收到输入信号后，会利用前一个信号的判决信号对该输入信号进行均衡，得到均衡输出信号。然后将该均衡输出信号经过判决器判决，得到该均衡输出信号的判决信号。在不发生误码的情况下，dfe可以精确的把isi均衡掉，同时不会放大噪声。然而，由于dfe属于反馈均衡器，当一个信号错判，出现误码，则会影响下一个信号的判决，从而造成误码传递，提高dfe的误码率。技术实现要素：本申请提供一种纠错方法和纠错装置，能够降低dfe的误码率，提高均衡性能。第一方面，本申请提供一种纠错方法，包括：获取判决反馈均衡器dfe的判决信号；获取该dfe的输入信号、均衡输出信号和差值中的至少一个信号，该差值为该判决信号的电平值与该均衡输出信号的电平值之间的差值；根据对该判决信号、该均衡输出信号和该差值中的至少一个信号的检测，确定该判决信号的突发错误结束的符号位置；当检测到该符号位置时，根据该输入信号、该均衡输出信号和该差值中的至少一个信号，对该判决信号进行纠错。采用本申请提供的纠错方法，能够利用dfe的输入信号、均衡输出信号、差值以及判决，检测dfe带来的突发错误结束的符号位置，并且对错误判决信号进行纠错，从而降低dfe的误码率，提高均衡性能。可选的，根据对判决信号、均衡输出信号和差值中的至少一个信号的检测，确定该判决信号的突发错误结束的符号位置的方式为：当一个符号周期内的差值和判决信号同时满足条件a和条件b，或者同时满足条件a和条件c时，则确定该符号周期为判决信号的突发错误结束的符号位置；其中，条件a为该符号周期内的差值的绝对值大于预设的判决门限；条件b为该符号周期内的差值大于0，且该符号周期内的判决信号的电平值等于预设的最小电平值；条件c为该符号周期内的差值小于0，且该符号周期内的判决信号的电平值等于预设的最大电平值。可选的，根据对判决信号、均衡输出信号和差值中的至少一个信号的检测，确定该判决信号的突发错误结束的符号位置的方式为：当一个符号周期内的均衡输出信号满足条件e或者满足条件f，则确定该符号周期为判决信号的突发错误结束的符号位置；其中，条件e为该符号周期内的均衡输出信号的电平值小于预设的最小电平值与预设的判决门限的差值；条件f为该符号周期内的均衡输出信号的电平值大于预设的最大电平值与判决门限的和。采用两种可选的方式，实现了基于dfe的误码传递特性，检测dfe的判决信号的突发错误结束的符号位置。可选的，根据输入信号、均衡输出信号和差值中的至少一个信号，对判决信号进行纠错，包括：根据输入信号、均衡输出信号和差值中的至少一个信号，对位于该符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列。可选的，根据输入信号、均衡输出信号和差值中的至少一个信号，对位于该符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，包括：采用最大似然序列估计的算法，根据该输入信号和该输出信号对该j个判决信号进行回溯纠错，得到正确的判决信号序列。可选的，根据输入信号、均衡输出信号和差值中的至少一个信号，对位于该符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，包括：利用输入信号的差错控制码字ecc对该j个判决信号进行回溯纠错，得到正确的判决信号序列。可选的，根据输入信号、均衡输出信号和差值中的至少一个信号，对位于该符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，包括：采用直接检测的方式，根据输入信号和差值对该j个判决信号进行回溯纠错，得到正确的判决信号序列。采用上述四种可选的方式，能够使得dfe的均衡性能接近于mlse的性能曲线，相比于现有的dfe均衡方式，提高了dfe的均衡性能。可选的，根据对判决信号、均衡输出信号和差值中的至少一个信号的检测，确定判决信号的突发错误结束的符号位置之前，该方法还包括：对获取到的判决信号进行(1+d)解码，得到解码后的判决信号；根据输入信号、均衡输出信号和差值中的至少一个信号，对判决信号进行纠错，包括：对位于该符号位置处的解码后的该判决信号进行纠错。采用该可选的方式，能够使得在(1+d)信道条件下dfe的均衡性能接近于awgn信道的均衡性能，相比于现有的dfe均衡方式，提高了dfe的均衡性能。可选的，输入信号为脉冲振幅调制pam信号、正交相移键控qpsk信号或者正交振幅调制qam信号。第二方面，本申请提供一种纠错装置，包括：获取单元，用于获取判决反馈均衡器dfe的判决信号，还用于获取dfe的输入信号、均衡输出信号和差值中的至少一个信号，差值为判决信号的电平值与均衡输出信号的电平值之间的差值；检测单元，用于根据对判决信号、均衡输出信号和差值中的至少一个信号的检测，确定判决信号的突发错误结束的符号位置；纠错单元，用于在检测单元检测到符号位置时，根据输入信号、均衡输出信号和差值中的至少一个信号，对判决信号进行纠错。可选的，检测单元根据对判决信号、均衡输出信号和差值中的至少一个信号的检测，确定判决信号的突发错误结束的符号位置的方式为：当一个符号周期内的差值和判决信号同时满足条件a和条件b，或者同时满足条件a和条件c时，则确定该符号周期为判决信号的突发错误结束的符号位置；其中，条件a为该符号周期内的差值的绝对值大于预设的判决门限；条件b为该符号周期内的差值大于0，且该符号周期内的判决信号的电平值等于预设的最小电平值；条件c为该符号周期内的差值小于0，且该符号周期内的判决信号的电平值等于预设的最大电平值。可选的，检测单元根据对判决信号、均衡输出信号和差值中的至少一个信号的检测，确定判决信号的突发错误结束的符号位置的方式为：当一个符号周期内的均衡输出信号满足条件e或者满足条件f，则确定该符号周期为判决信号的突发错误结束的符号位置；其中，条件e为该符号周期内的均衡输出信号的电平值小于预设的最小电平值与预设的判决门限的差值；条件f为该符号周期内的均衡输出信号的电平值大于预设的最大电平值与判决门限的和。可选的，纠错单元根据输入信号、均衡输出信号和差值中的至少一个信号，对判决信号进行纠错，具体包括：根据输入信号、均衡输出信号和差值中的至少一个信号，对位于该符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列。可选的，纠错单元根据输入信号、均衡输出信号和差值中的至少一个信号，对位于该符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，具体包括：采用最大似然序列估计的算法，根据输入信号和输出信号对j个判决信号进行回溯纠错，得到正确的判决信号序列。可选的，纠错单元根据输入信号、均衡输出信号和差值中的至少一个信号，对位于该符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，具体包括：利用输入信号的差错控制码字ecc对j个判决信号进行回溯纠错，得到正确的判决信号序列。可选的，纠错单元根据输入信号、均衡输出信号和差值中的至少一个信号，对位于该符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，具体包括：采用直接检测的方式，根据输入信号和差值对j个判决信号进行回溯纠错，得到正确的判决信号序列。可选的，纠错装置还包括解码单元；解码单元，用于在检测单元根据对判决信号、均衡输出信号和差值中的至少一个信号的检测，确定判决信号的突发错误结束的符号位置之前，对获取到的判决信号进行(1+d)解码，得到解码后的判决信号；纠错单元根据输入信号、均衡输出信号和差值中的至少一个信号，对判决信号进行纠错，具体包括：对位于符号位置处的解码后的判决信号进行纠错。可选的，输入信号为脉冲振幅调制pam信号、正交相移键控qpsk信号或者正交振幅调制qam信号。本申请提供的纠错装置的技术效果可以参见上述第一方面或第一方面的各个实现方式的技术效果，此处不再赘述。第三方面，本申请还提供了一种纠错装置，包括：处理器、存储器、总线以及通信接口；该存储器，用于存储计算机执行指令；该处理器，通过该总线与该存储器和通信接口连接，当该纠错装置运行时，该处理器执行该存储器中存储的计算机执行指令，以实现第一方面以及第一方面的各种实现方式所述的纠错方法。本申请提供的纠错装置的技术效果可以参见上述第一方面或第一方面的各个实现方式的技术效果，此处不再赘述。第四方面，本申请还提供一种计算机存储介质，所述计算机存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述第一方面所述的方法。第五方面，本申请还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述第一方面或第八方面所述的方法。附图说明图1为现有技术中dfe的结构示意图；图2为本申请提供的互联链路的示意图；图3为本申请提供的收发机架构示意图；图4为本申请提供的一种纠错装置的结构示意图一；图5为本申请提供的一种dfe的误码传递原理图；图6为本申请提供的一种纠错方法的一个实施例的流程图一；图7为本申请提供的检测原理示意图；图8为本申请提供的一种修正路径示意图；图9为本申请提供的一种序列路径示意图；图10为本申请提供的一种纠错方法的一个实施例的流程图二；图11为本申请提供的纠错原理示意图；图12为本申请提供的一种均衡性能对比示意图；图13为本申请提供的一种纠错装置的结构示意图二；图14为本申请提供的一种纠错装置的结构示意图三。具体实施方式首先，本文中术语“系统”和“网络”在本文中常被可互换使用。本文中术语“和”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。本申请提供纠错方法和纠错装置，可以应用于需要高速互联的场景。例如，如图2所示，为本申请提供的互联链路示意图。其中，如图2中的(a)所示为芯片与芯片之间通过信道互联的互联链路；图2中的(b)所示为芯片与光模块之间的互联，以及光模块与光模块之间的互联的互联链路；图2中的(c)所示为单板与单板之间通过信道互联的互联链路；如图2中的(d)所示为系统与系统之间通过信道互联的互联链路。其中，互联的链路可以是电链路，例如，印刷电路板(printedcircuitboard，pcb)、同轴电缆等；也可以是光链路和无线链路。图2中的(d)所涉及的系统可以为通用计算机、路由器、交换机甚至手机等终端设备。本申请提供的纠错装置具体可以是一种具备非线性误差纠错(nonlinearerrorcorrection，nec)功能的模块，可以设置在上述芯片、光模块、单板以及系统中的具备dfe的接收机中，以对dfe错判的判决信号进行检测以及纠错，从而降低dfe的误码率，提高均衡能力。示例性的，如图3所示为本申请提供的收发机架构示意图。其中，图3中的(a)为基于连续时间线性均衡器(continuoustimelinearequalization，ctle)、前向均衡器(feedforwardequalizer,ffe)、dfe和纠错装置的收发机架构示意图。在该收发机架构中，发射机包括ffe或者包括差错控制编码(errorcontrolcoding，ecc)编码器。发射机的ffe输出信号之后，经过信道传输至接收机。该接收机是在传统ctle、ffe、dfe组合模式下增加本申请提供的纠错装置。该接收机包括时钟和数据恢复(clockanddatarecovery，cdr)模块、最小均方(leastmeansquare，lms)自适应(adaption)模块、ctle、模数转换器(analogtodigitalconverter，adc)、ffe、dfe以及纠错装置，图3中的(a)所示的箭头表示各个模块之前的信号流向。其中，lms自适应模块向dfe、ffe以及纠错装置发送dfe的系数(c_dfe)，该系数包括dfe的抽头系数α和pam信号中相邻两个电平之间的间隔dlevel。ffe输出的信号为dfe的输入信号(dfe_input)，该输入信号输入dfe以及纠错装置。dfe将该输入信号均衡后得到的均衡输出信号(dfe_output)输出至纠错装置，并将对均衡输出信号进行判决后得到的判决信号(sym)，以及判决信号与均衡输出信号的差值(err)输出至lms自适应模块和纠错装置。纠错装置根据接收到的信号对判决信号进行纠错，然后输出修正后的判决信号(sym_dly)。图3中的(b)为基于ctle、ffe、dfe、精简状态序列估计(reduced-statesequenceestimation，rsse)和纠错装置的收发机架构示意图，与图3中的(a)所示的基于ctle、ffe、dfe和纠错装置的收发机架构相比，在接收端增加了rsse。dfe的输入信号和lms自适应模块输出的dfe的系数也会输入到rsse中。而纠错装置输出的修正后的判决信号也会输入到rsse中，经过rsse判决后作为整个接收机的均衡结果输出。如图4所示，为本申请提供的一种纠错装置的结构示意图。图4中的(a)示出了纠错装置的外部连接结构。dfe的输入信号(dfe_input)分别输入到纠错装置和dfe中，而dfe输出的均衡输出信号(dfe_output)、差值差值(err)以及判决信号(sym)则输入到纠错装置中。可选的，纠错装置也可以接收lms自适应模块输出的dfe的系数(c_dfe)。图4中的(b)为纠错装置的内部结构示意图，主要包括检测单元和纠错单元。检测单元用于根据接收到的均衡输出信号、差值以及判决信信号中的至少一个信号检测dfe输出的判决信号的突发错误结束(endofbursterror，eobe)的符号位置(在本申请中，判决信号的突发错误结束的符号位置用eobe表示)。当检测单元检测到eobe后，将eobe发送给纠错单元，纠错单元根据输入信号、均衡输出信号和差值中的至少一个信号，以及检测单元检测到的eobe对错误的判决进行纠错，得到正确的判决信号(sym_dly)，并输出该正确的判决信号。在本申请中，纠错装置可以基于dfe的误码传递特性检测eobe以及对错误的判决信号进行纠错。那么为了便于读者理解本申请提供的纠错方法，在介绍该纠错方法之前，首先对dfe的误码传递特性进行简要介绍。首先，dfe的第一个误码传递特性为：dfe的误码传递会结束于均衡输出信号的电平值小于“最低符号电平-正反馈误差”的符号位置，和均衡输出信号的电平值大于“最高符号电平-负反馈误差”的符号位置。即eobe为均衡输出信号的电平值小于“最低符号电平-正反馈误差”的符号位置，或者是均衡输出信号的电平值大于“最高符号电平-负反馈误差”的符号位置。示例性的，以pam-4调制下(1+αd)信道为例，dfe的误码传递原理可以如图5所示。当没有发生误码传递时，dfe输出的均衡输出信号的电平分布为，在pam-4信号的四个符号电平(-3、-1、1以及3)的基础上叠加随机噪音的概率分布。若随机噪声为高斯白噪声，那么均衡输出信号的电平分布如图5中的“实曲线”所示。当发生误码传递时，假设dfe在相邻信号电平之间能够造成的误差的“ε·α·dlevel”，其中，ε表示调节dfe判决“误差异常”的系数值，该参数可配置。由于dfe会将所有的均衡输出信号判决为与其最接近的-3、-1、1以及3中的一个，因此，突发错误的均衡输出信号的电平值若处于“3+ε·α·dlevel”和“-3-ε·α·dlevel”之间，那么dfe则仍然会将均衡输出信号错判，得到错误的判决信号。而当均衡输出信号的电平值大于“3+ε·α·dlevel”，或者小于“(-3)-ε·α·dlevel”时，dfe会将所有的均衡输出信号判决为3或者-3，得到正确的判决信号，从而误码传递结束。例如，如图5所示“虚曲线”，当均衡输出信号由于误码传递而接近于5时，dfe仍然会将均衡输出信号判决为3。当均衡输出信号由于误码传递而接近于-5时，dfe仍然会将均衡输出信号判决为-3。因此，dfe的第一个误码传递特性为：dfe的误码传递会结束于均衡输出信号的电平值小于“最低符号电平-正反馈误差”的符号位置，和均衡输出信号的电平值大于“最高符号电平-负反馈误差”的符号位置。其次，第二个误码传递特性为：dfe的误码传递具有规律性的错误图样。示例性的，以pam-4调制下(1+αd)信道为例，突发错误图样分布可以如下表1、表2所示。其中，待传输的信号先输入发射机的1/(1+d)编码器中，经过1/(1+d)编码后发送到[1，pos1]信道(α＝pos1)，经过[1，pos1]信道传输至接收机，以由接收机中的dfe进行均衡、判决以及(1+d)解码。可以理解的是，1/(1+d)编码器输入的信号即为(1+d)解码器对判决信号进行解码后应该获取的信号。dfe对均衡输出信号进行判决后得到的判决信号应该与1/(1+d)编码器输出的信号相同。在表1和表2中，用0、1、2、3表示电平-3、-1、1、3。表1是突发错误结束于均衡输出信号的电平值“最低符号电平-正反馈误差”的符号位置的错误图样。其中，判决信号的突发错误开始于第3个符号周期，结束于第17个符号周期。若判决信号相比于1/(1+d)编码器输出的信号向下错了一个电平，则该判决信号的错误图样是-1，若判决信号相比于1/(1+d)编码器输出的信号向上错了一个电平，则该判决信号的错误图样是1。表1pos1/main11/(1+d)编码器输入101330320133000023031/(1+d)编码器输出13212211321222220312经过[1，pos1]信道14533432453344442343均衡输出信号13221302230313131312判决信号13121302230313130312dfe错误图样00-11-11-11-11-11-11-110000(1+d)解码输出10033032013300003303每个码字的错误图样00-100000000000001000符号id1234567891011121314151617181920表2是突发错误结束于均衡输出信号的电平值大于“最高符号电平-负反馈误差”的符号位置的错误图样。其中，判决信号的突发错误开始于第3个符号周期，结束于第18个符号周期。表2pos1/main11/(1+d)编码器输入101330320133021301031/(1+d)编码器输出13212211321220122312经过[1，pos1]信道14533432453342134546均衡输出信号13221302230311031412判决信号13121302230311031312dfe错误图样00-11-11-11-11-11-11-11-1000(1+d)解码输出10033032013302130003每个码字的错误图样00-100000000000000-100符号id1234567891011121314151617181920从表1和表2中记录的数据可以看出，判决信号的错误图样是“1”和“-1”交替分布。而经过(1+d)解码器解码后的判决信号，与1/(1+d)编码器输入的信号相比，解码后的判决信号的突发错误的位置位于解码前判决信号的突发错误开始的符号位置，和突发错误结束的符号位置。需要说明的是，在dfe的第二个误码传递特性中，判决信号的错误图样分布除上述列举的“1”和“-1”交替分布之外，还可以有其他规律性行动分布方式，例如按照“-2,-1,0,1,2”交替分布等，都是用于本申请提供的纠错方法。本申请提供的纠错方法是基于dfe的两个误码传递特性，实现对判决信号进行突发错误结束的符号位置进行检测，并在检测到该符号位置时进行纠错，以降低dfe的误码率，提高dfe的均衡性能。下面将结合具体实施例，对本申请提供的纠错方法进行介绍。参见图6，为本申请提供的一种纠错方法的一个实施例的流程图，该方法包括如下步骤：步骤601，纠错装置获取判决反馈均衡器dfe的判决信号。步骤602，纠错装置获取该dfe的输入信号、均衡输出信号和差值中的至少一个信号，该差值为该判决信号的电平值与该均衡输出信号的电平值之间的差值。在本申请中，可以根据确定判决信号的突发错误结束的符号位置的方式和采用的纠错方式确定具体需要获取输入信号、均衡输出信号和差值中的哪些信号。其中，输入信号为脉冲振幅调制(pulseamplitudemodulation，pam)信号、正交相移键控(quadraturephase-shiftkeying，qpsk)信号或者正交振幅调制(quadratureamplitudemodulation，qam)信号。在本申请中，以差值＝判决信号的电平值-均衡输出信号的电平值为例进行说明。步骤603，纠错装置根据对该判决信号、该均衡输出信号和该差值中的至少一个信号的检测，确定该判决信号的突发错误结束的符号位置。示例性的，基于上述第一个误码传递特性，本申请提供两种可能的检测方式。方式一：当一个符号周期内的差值和判决信号同时满足条件a和条件b，或者同时满足条件a和条件c时，则确定该符号周期为判决信号的突发错误结束的符号位置。其中，条件a为该符号周期内的差值的绝对值大于预设的判决门限。条件b为该符号周期内的差值大于0，且该符号周期内的判决信号的电平值等于预设的最小电平值。条件c为该符号周期内的差值小于0，且符号周期内的判决信号的电平值等于预设的最大电平值。可选的，预设的判决门限可以为“ε·α·dlevel”，其中，ε表示预设的dfe的误差异常的系数。α·dlevel可以是纠错装置在获取判决信号时同时获取的，例如，接收图3中las自适应模块发送的c_dfe。ε·α·dlevel也可以是在纠错装置中预设的固定值，对此，本申请不做限制。最小电平值和最大电平值可以是根据所应用场景中信道的电平分布来确定。例如，以在pam-4调制下，最小电平值可以是-3，最大电平值可以是3。那么，基于判决门限为“ε·α·dlevel”，最小电平值是-3，最大电平值是3，方式一的检测条件可以表示为a&(b|c)，条件a，b，c定义为：a＝|err|>ε·α·dlevelb＝(err>0)&(sym＝-3)c＝(err<0)&(sym＝+3)示例性的，该检测条件的原理图可以如图7中的(a)所示，将比较器、sign函数模块、abs函数模块、与运算模块(and)以及或运算模块(or)，按照如图7中的(a)所示信号流向(箭头所指方向)相互连接即可实现该检测条件a&(b|c)。其中，比较器包括用于比较两个输入端输入信号的大小比较器，包括用于与比较器内预设数值的大小的比较器。abs函数模块用于将接收的数值进行取绝对值运算。sign函数模块用于取差值err的符号。方式二：当一个符号周期内的均衡输出信号满足条件e或者满足条件f，则确定该符号周期为判决信号的突发错误结束的符号位置。其中，条件e为该符号周期内的均衡输出信号的电平值小于预设的最小电平值与预设的判决门限的差值。条件f为该符号周期内的均衡输出信号的电平值大于预设的最大电平值与判决门限的和。方式二的检测条件可以表示为f|e，假设最小电平值与预设的判决门限的差值为g1，最大电平值与判决门限的和为g2,那么f|e的原理示意图可以如图7中的(b)所示，将两个比较器和或运算模块(or)，按照如图7中的(b)所示的信号流向连接可实现该检测条件f|e。步骤604，纠错装置当检测到该符号位置时，根据该输入信号、该均衡输出信号和该差值中的至少一个信号，对该判决信号进行纠错。在一个示例中，纠错装置在获取到每个输入信号、均衡输出信号、差值以及判决信号后，可以将这些信号缓存，并延迟j+1个符号周期后输出。也就是说纠错装置中缓存了输入信号序列、均衡输出信号序列、差值序列以及判决信号序列，每个序列包括j+1个信号。当纠错装置确定缓存的第j+1个符号周期是判决信号的突发错误结束的符号位置时，纠错装置可以根据输入信号、均衡输出信号和差值中的至少一个信号，对位于该符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，然后将正确的判决信号序列输出。需要说明的是，实现回溯纠错的方式有多种，本申请将列举如下三种回溯纠错的方式，对回溯纠错的具体过程进行示例性的说明。(1)采用最大似然序列估计的算法，根据输入信号和输出信号对j个判决信号进行回溯纠错，得到正确的判决信号序列。(2)利用输入信号的ecc对j个判决信号进行回溯纠错，得到正确的判决信号序列。(3)采用直接检测的方式，根据输入信号和差值对j个判决信号进行回溯纠错，得到正确的判决信号序列。为了便于描述，纠错装置中缓存的输入信号表示为x[k],均衡输出信号可以表示为y[k],判决信号可以表示为s[k]，差值可以表示为e[k]。其中,k＝eobe,eobe-1，…,eobe-j。eobe表示判决符号的突发错误结束的符号位置。对于上述方式(1)，纠错装置可以采用最大似然序列估计算法检测修正值序列，具体过程如下：1)、根据位于eobe的差值e[eobe]或者判决信号s[eobe]的特征，确定位于第k＝eobe-1符号周期的判决信号s[eobe-1]的修正值。例如，若以判决信号的特征作为判断标准，则当s[eobe]＝最大电平值时，说明s[eobe-1]并未出错，或者是“向下错判了一个电平”，即检测到的s[eobe-1]的错误图样可以表示为{-1,0}。那么当s[eobe]＝最大电平值时，s[eobe-1]可能需要“向上修正一个电平”或者“不修正”，即s[eobe-1]的修正值的集合为{0,1}。当s[eobe]＝最小电平值时，说明s[eobe-1]并未出错，或者是“向上错判了一个电平”，即检测到的s[eobe-1]的错误图样可以表示为{0,1}。那么当s[eobe]＝最大电平值时，s[eobe-1]可能“不修正”或者“向下修正一个电平”，即s[eobe-1]的修正值的集合可以表示为{-1,0}。由于s[eobe]是正确的，因此，s[eobe]的初始修正值为{0}。可选的，差值e[eobe]的特征与判决信号s[eobe]的特征具有等价的判定效果。若以差值的特征作为判断标准，则当e[eobe]<0时，s[eobe-1]可能需要“向上修正一个电平”或者“不修正”，那么当e[eobe]<0时，s[eobe-1]的修正值的集合为{0,1}。当e[eobe]>0时，s[eobe-1]可能需要“向下修正一个电平”或者“不修正”。即当e[eobe]>0时，s[eobe-1]的修正值的集合为{-1,0}。2)、根据位于eobe的输入信号x(eobe)和判决信号s[eobe]，位于第eobe-1个符号周期的输入信号x(eobe-1)和判决信号s[eobe-1]，以及对应的修正值集合，利用公式一计算从eobe回溯到第eobe-1个符号周期的修正路径的度量值。其中l表示信道响应长度，s'[k]表示修正后判决符号，h[t]表示信道响应。3)、基于上述dfe的第二个误码传递特性，当s[eobe-1]的修正值集合为{0,1}时，s[eobe-2]的修正值集合为{-1,0}；当s[eobe-1]的修正值集合为{-1,0}时，s[eobe-2]的修正值集合为{0,1}。那么在根据s1中确定s[eobe-1]的修正值集合，确定s[eobe-2]的修正值集合之后，即可计算从eobe回溯到第eobe-2个符号周期的修正路径的度量值。以此类推，从eobe向前回溯到位于第k＝eobe-j个符号周期的判决信号s[eobe-j]，根据确定的每个判决信号s[k]的修正值集合，计算从eobe回溯到第k＝eobe-j个符号周期的至少一个修正路径的度量值。4)、选择度量值最小的修正路径，根据该修正路径确定修正值序列。5)、根据得到的修正值序列，对缓存的判决信号序列进行纠错，得到正确的判决信号序列。下面以pam-4调制下(1+αd)的信道为例，对上述1)-5)进行举例说明。假设α＝1，信道响应长度l＝2，信道响应为：{h[0],h[1]}＝{1,α}＝{1,1}，j＝8，ε·α·dlevel＝1.3。纠错装置依次接收位于第0-8个符号周期的输入信号x[k]、输出均衡信号y[k]、判决信号s[k]以及差值e[k]，并按照接收顺序进行缓存。其中，k＝0,1,2……，8。缓存的第0-8个符号周期内的x[k]、y[k]、s[k]以及e[k]的数值如下表3所示：表3k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)0-0.19702.8030330.197015.96642.9664330.033621.0411-1.9589-1-30.95893-4.2390-3.2390-3-10.23904-4.5096-1.5096-1-30.50965-2.0712-1.0712-110.07126-0.07700.92301-10.077071.38500.3850130.615086.50135.501333-2.5013表3中的原始信号是发射机需要发送给接收机的信号，也就是dfe对均衡输出信号判决之后应该得到的判决信号。从表3可以看出，位于第2-7个符号周期的判决信号出现突发错误，与原始信号不同。纠错装置在获取表3中每个x[k]、y[k]、s[k]以及e[k]后都会利用上述方式一或方式二中的检测条件，检测当前符号周期是否为突然错误结束的符号位置。假设以方式一为例，纠错装置检测到位于第8个符号周期的差值e[8]，以及判决信号s[8]满足方式一的检测条件。即|-2.5013|>1.3，且s[8]＝3。因此，纠错装置确定eobe＝8，即第8个符号周期为突发错误结束的符号位置。从而纠错装置可以开始采用最大似然序列估计算法检测修正值序列，以完成对第8个符号周期之前的8个判决信号进行回溯纠错，即从s[8]向s[7]、s[6]，一直向前回溯纠错至s[0]。s10、由于s[8]＝3，即s[eobe]＝最大电平值，因此s[7]的修正值集合为{0,1}。s11、根据公式一计算第k＝8个符号周期回溯到第k＝eobe-1＝7个符号周期的修正路径的度量值。示例性的，取值均保留小数点后四位。具体计算过程如下：根据s[8]的修正值集合{0}和s[7]的修正值集合{0，1}，可以确定第8个符号周期和第7个符号周期之间存在两条修正路径，分别是修正路径0到0和修正路径0到1。其中，修正路径0到0表示s[8]和s[7]的修正值都是0，也就是说在该修正路径0到0上，修正值序列是“0,0”。修正路径0到1表示s[8]的修正值是0，s[7]的修正值是1，也就是说在该修正路径0到1上，修正值序列是“0,1”。对于修正值路径0到0，修正后的判决信号s’[8]＝3，s’[7]＝1。将s’[8]＝3，s’[7]＝1，x[8]＝6.5013，以及l＝2，{h[0],h[1]}＝{1,1}代入公式一，得到的正值路径0到0的度量值为：(s'[8]·h[0]+s'[7]·h[1]-x[8])2＝(3·1+1·1-6.5013)2＝6.2566对于修正值路径0到1，修正后的判决信号s’[8]＝3，s’[7]＝3。将s’[8]＝3，s’[7]＝3，x[8]＝6.5013，以及l＝2，{h[0],h[1]}＝{1,1}代入公式一，得到的正值路径0到1的度量值为：(s'[8]·h[0]+s'[7]·h[1]-x[8])2＝(3·1+3·1-6.5013)2＝0.2513s12、根据上述第二个误码传递特性中，错误图样是在{-1,0，1}中交替，那么根据s[7]的修正值集合{0,1}，可以确定s[6]的修正值集合为{-1，0}。根据s[7]的修正值集合{0,1}和s[6]的修正值集合{-1，0}，可以确定第7个符号周期和第6个符号周期之间存在4个分支路径，分别是分支路径0到-1、分支路径0到0、分支路径1到-1以及分支路径1到0。采用与s11中相同的方法，计算第7个符号周期和第6个符号周期之间的4个分支路径的度量值。具体过程如下：分支路径0到-1的度量值为：(s'[7]·h[0]+s'[6]·h[1]-x[7])2＝(1·1+(-1)·1-1.3850)2＝1.9182分支路径0到0的度量值为：(s'[7]·h[0]+s'[6]·h[1]-x[7])2＝(1·1+1·1-1.3850)2＝0.3782分支路径1到-1的度量值为：(s'[7]·h[0]+s'[6]·h[1]-x[7])2＝(3·1+(-1)·1-1.3850)2＝0.3782分支路径1到0的度量值为：(s'[7]·h[0]+s'[6]·h[1]-x[7])2＝(3·1+1·1-1.3850)2＝6.8382由于第7个符号周期与第6个符号周期之间的分支路径0到-1和0到0的度量值是基于s[7]的修正值0计算的，而由于第7个符号周期与第6个符号周期之间的分支路径1到-1和1到0的度量值是基于s[7]的修正值1计算的。因此可以将各个分支路径的度量值叠加到回溯到s[7]两个修正路径的度量值上，得到回溯到s[6]各个修正路径的度量值。具体过程如下：将分支路径0到-1的度量值1.9182，叠加到s[7]的修正值0所在修正路径的度量值6.2566上，得到回溯到s[6]的修正值-1的第一条修正路径的度量值8.1748，该修正路径对应的修正值序列为“0,0，-1”。将分支路径1到-1的度量值0.3782，叠加到s[7]的修正值1所在修正路径的度量值0.2513上，得到回溯到s[6]的修正值-1的第二条修正路径的度量值0.6295，该修正路径对应的修正值序列为“0,1，-1”。由于第二条修正路径的度量值0.6295小于第一条修正路径的度量值8.1748，因此将第一条修正路径确定为回溯到s[6]的修正值-1修正路径，并记录该修正路径的度量值0.6295。将分支路径0到0的度量值0.3782，叠加到s[7]的修正值0所在修正路径的度量值6.2566上，得到回溯到s[6]的修正值0的第一条修正路径的度量值为6.6348，该修正路径对应的修正值序列为“0,0，0”。将分支路径1到0的度量值6.8382，叠加到s[7]的修正值1所在修正路径的度量值0.2513上，得到回溯到s[6]的修正值0所在的第二条修正路径的度量值为7.0895，该修正路径对应的修正值序列为“0,1，0”。由于第一条修正路径的度量值6.6348小于第二条修正路径的度量值7.0895，因此将第一条修正路径确定为回溯到s[6]的修正值0的修正路径，并记录该修正路径的度量值6.6348。s13，基于s12中的方法，以此类推，计算回溯到每一个s[k]的修正路径的度量值。如图8所示，计算结果如下：回溯到s[5]的修正值0的修正路径的度量值为4.3274，该修正路径对应的修正值序列为“0,1，-1,0”。回溯到s[5]的修正值1的修正路径的度量值为0.6355，该修正路径对应的修正值序列为“0,1，-1,1”。回溯到s[4]的修正值0的修正路径的度量值为4.3325，该修正路径对应的修正值序列为“0,1，-1,0,0”。回溯到s[4]的修正值-1的修正路径的度量值为0.6405，该修正路径对应的修正值序列为“0,1，-1,1，-1”。回溯到s[3]的修正值0的修正路径的度量值为2.8619，该修正路径对应的修正值序列为“0,1，-1,1，-1,0”。回溯到s[3]的修正值1的修正路径的度量值为0.9002，该修正路径对应的修正值序列为“0,1，-1,1，-1,1”。回溯到s[2]的修正值0的修正路径的度量值为2.9190，该修正路径对应的修正值序列为“0,1，-1,1，-1,0，0”。回溯到s[2]的修正值-1的修正路径的度量值为0.9574，该修正路径对应的修正值序列为“0,1，-1,1，-1,1，-1”。回溯到s[1]的修正值0的修正路径的度量值为2.0412，该修正路径对应的修正值序列为“0,1，-1,1，-1,1，-1，0”。回溯到s[1]的修正值1的修正路径的度量值为0.9574，该修正路径对应的修正值序列为“0,1，-1,1，-1,1，-1,1”。回溯到s[0]的修正值0的修正路径的度量值为2.0423，该修正路径对应的修正值序列为“0,1，-1,1，-1,1，-1，0,0”。回溯到s[0]的修正值-1的修正路径的度量值为5.9078，该修正路径对应的修正值序列为“0,1，-1,1，-1,1，-1，0，-1”。s14，当回溯到s[0]后，由于s[0]的修正值0的所在的修正路径最小，因此确定该路径对应的修正值序列为“0,1,-1,1,-1,1,-1,0，0”为最终的修正值序列。s15，根据修正值序列为“0,1,-1,1,-1,1,-1,0，0”对缓存的判决信号序列进行修正，修正后的数值如下表4所示：表4k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)0-0.19702.8030330.197015.96642.9664330.033621.0411-1.9589-3-30.95893-4.2390-3.2390-1-10.23904-4.5096-1.5096-3-30.50965-2.0712-1.0712110.07126-0.07700.9230-1-10.077071.38500.3850330.615086.50135.501333-2.5013根据修正值序列为“0,1,-1,1,-1,1,-1,0，0”，纠错装置对s[8]、s[1]以及s[0]不修改仍为3，将s[7]向上修正一个电平修正为3，将s[6]向下修正一个电平修正为-1，将s[5]向上修正一个电平修正为1，将s[4]向下修正一个电平修正为-3，将s[3]向上修正一个电平修正为-1，将s[2]向下修正一个电平修正为-3。修正之后的判决信号s’[k]与原始信号相同，因此纠错成功。可选的，对于上述方式(1)，纠错装置还可以采用最大似然序列估计算法检测原始信号序列。下面以pam-4调制下(1+αd)的信道为例，对采用最大似然序列估计算法检测原始信号序列的具体过程进行举例说明。假设α＝1，信道响应长度l＝2，信道响应为：{h[0],h[1]}＝{1,α}＝{1,1}，j＝8，ε·α·dlevel＝1.0。纠错装置依次接收位于第0-8个符号周期的输入信号x[k]、输出均衡信号y[k]、判决信号s[k]以及差值e[k]，并按照接收顺序进行缓存。其中，k＝0,1,2……，8。缓存的第0-8个符号周期内的x[k]、y[k]、s[k]以及e[k]的数值如下表5所示：表5k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)00.0806-2.9194-3-3-0.08061-4.0338-1.0338-1-10.03382-0.67120.32881-10.671231.74670.7467130.253342.20461.20461-110.204652.15231.152313-0.15236-0.1826-1.1826-1-30.18267-2.3315-1.3315-110.331584.15175.151733-2.1517表5中的原始信号是发射机需要发送给接收机的信号，也就是dfe对均衡输出信号判决之后应该得到的判决信号。从表5可以看出，位于第2-7个符号周期的判决信号出现突发错误，与原始信号不同。纠错装置在获取表5中每个x[k]、y[k]、s[k]以及e[k]后都会利用上述方式一或方式二中的检测条件，检测当前符号周期是否为突然错误结束的符号位置。假设以方式二为例，纠错装置检测到位于第8个符号周期的均衡输出信号y[8]＝5.1517＞3+1.3＝4.3，即满足上述条件f。因此，纠错装置确定eobe＝8，即第8个符号周期为突发错误结束的符号位置。从而纠错装置可以开始采用最大似然序列估计算法检测原始信号序列。s20，s[eobe]＝s[8]不需要修正，始终为3。其余每一个修正后的判决信号s'[k]的取值集合为{-3.-1，1，3}。在该示例中，以状态编号0对应电平值-3，以状态编号1对应电平值-3，以状态编号2对应电平值1，以状态编号3对应电平值3。以s[8]的状态编号3为起点，修正后的s[eobe-1]，即s’[7]的状态编号集合为{0,1,2,3}。那么s[8]和s’[7]之间存在4个分支路径，分别为分支路径“3到0”，“3到1”，“3到2”，“3到3”。s21，根据公式一计算s[8]和s’[7]之间的序列路径的度量值，示例性的，取值均保留小数点后三位。由于分支路径“3到0”对应的信号序列为{3，-3}，因此，分支路径“3到0”的度量值为((3·1+(-3)·1)-4.1517)^2＝17.237。由于分支路径“3到1”对应的信号序列为{3，-1}，因此，分支路径“3到1”的度量值为((3·1+(-1)·1)-4.1517)^2＝4.630。分支路径“3到2”对应的信号序列为{3，1}，因此，分支路径“3到2”的度量值为((3·1+1·1)-4.1517)^2＝0.023。分支路径“3到3”对应的信号序列为{3，3}，因此，分支路径“3到3”的度量值为((3·1+3·1)-4.1517)^2＝3.416。由于在eobe处，s[eobe]的状态编号始终为3，因此s[8]和s’[7]之间的4个分支路径即为以s’[7]的4个状态编号终点的4个序列路径。s23，由于s’[7]和s’[6]的状态编号集合均为{-3.-1，1，3}，因此，s’[7]和s’[6]之间存在16个分支路径。其中，以s’[6]的状态编号0为终点的分支路径共4个，分别为分支路径“0到0”、“1到0”、“2到0”、“3到0”。根据根据公式一，计算以s’[6]的状态编号0为终点的4个分支路径的度量值。由于分支路径“0到0”对应的序列为{-3,-3}，因此分支路径“0到0”的度量值为(((-3)·1+(-3)·1)-(-2.3315))^2＝13.458。由于分支路径“1到0”对应的序列为{-1,-3}，因此分支路径“1到0”的度量值为(((-1)·1+(-3)·1)-(-2.3315))^2＝2.784。由于分支路径“2到0”对应的序列为{+1,-3}，因此分支路径“2到0”的度量值为(((+1)·1+(-3)·1)-(-2.3315))^2＝0.110。由于分支路径“3到0”对应的序列为{+3,-3}，因此分支路径“3到0”的度量值为(((+3)·1+(-3)·1)-(-2.3315))^2＝5.436。然后将分支路径“0到0”的度量值13.458，叠加到以s’[7]的状态编号0为终点的序列路径的度量值17.237上，得到以s’[6]的状态编号0为终点的第一条序列路径的度量值7.4139，以s’[6]的状态编号0为终点的第一条序列路径对应的信号序列为{3,-3,-3}。将分支路径“1到0”的度量值2.784，叠加到以s'[7]的状态编号1为终点的序列路径的度量值4.630上，得到以s'[6]的状态编号0为终点的第二条序列路径的度量值7.4139，以s’[6]的状态编号0为终点的第二条序列路径对应的信号序列为{3,-1,-3}。将分支路径“2到0”的度量值0.110，叠加到以s’[7]的状态编号2为终点的序列路径的度量值0.023上，得到以s’[6]的状态编号0为终点的第三条序列路径的度量值0.133，以s’[6]的状态编号0为终点的第三条序列路径对应的信号序列为{3,1,-3}。将分支路径“3到0”的度量值0.10989，叠加到以s'[7]的状态编号3为终点的序列路径的度量值5.436上，得到以s’[6]的状态编号0为终点的第四条序列路径的度量值8.852，以s’[6]的状态编号0为终点的第四条序列路径对应的信号序列为{3,3,-3}。通过比较可知，以s’[6]的状态编号0为终点的四个序列路径中，第三条序列路径的度量值0.133最小，因此记录以s’[6]的状态编号0为终点的第三条序列路径的度量值以及对应的信号序列。s24，采用相同的处理方法计算以s’[6]的状态编号1为终点的序列路径的度量值、以s’[6]的状态编号2为终点的序列路径的度量值、以s’[6]的状态编号3为终点的序列路径的度量值。然后基于s’[6]的每一条序列路径的度量值向前回溯，一直到得到s’[0]的每一条序列路径的度量值。结果如图9所示。以s’[6]的状态编号1为终点的序列路径的度量值为4.740，该序列路径对应的信号序列为{3，-1,-1}。以s’[6]的状态编号2为终点的序列路径的度量值为10.066，该序列路径对应的信号序列为{3，-1,1}。以s’[6]的状态编号3为终点的序列路径的度量值为22.673，该序列路径对应的信号序列为{3，-3,3}。以s’[5]的状态编号0为终点的序列路径的度量值为13.369，该序列路径对应的信号序列为{3，-1,1,-3}。以s’[5]的状态编号1为终点的序列路径的度量值为8.043，该序列路径对应的信号序列为{3，-1,-1,-1}。以s’[5]的状态编号2为终点的序列路径的度量值为3.436，该序列路径对应的信号序列为{3，1,-3,1}。以s’[5]的状态编号3为终点的序列路径的度量值为0.166，该序列路径对应的信号序列为{3，-1,-3,3}。以s’[4]的状态编号0为终点的序列路径的度量值为4.799，该序列路径对应的信号序列为{3，-1,-3,3，-3}。以s’[4]的状态编号1为终点的序列路径的度量值为0.189，该序列路径对应的信号序列为{3，-1,-3,3，-1}。以s’[4]的状态编号2为终点的序列路径的度量值为3.460，该序列路径对应的信号序列为{3，1,-3,1,1}。以s’[4]的状态编号3为终点的序列路径的度量值为6.850，该序列路径对应的信号序列为{3，1,-3,1,3}。以s’[3]的状态编号0为终点的序列路径的度量值为11.710，该序列路径对应的信号序列为{3，1,-3,1,3，-3}。以s’[3]的状态编号1为终点的序列路径的度量值为6.892，该序列路径对应的信号序列为{3，1,-3,1,3，-1}。以s’[3]的状态编号2为终点的序列路径的度量值为3.501，该序列路径对应的信号序列为{3，1,-3,1,1，1}。以s’[3]的状态编号3为终点的序列路径的度量值为0.231，该序列路径对应的信号序列为{3，1,-3,3，-1,3}。以s’[2]的状态编号0为终点的序列路径的度量值为3.282，该序列路径对应的信号序列为{3，1,-3,3，-1,3，-3}。以s’[2]的状态编号1为终点的序列路径的度量值为0.295，该序列路径对应的信号序列为{3，1,-3,3，-1,3，-1}。以s’[2]的状态编号2为终点的序列路径的度量值为3.565，该序列路径对应的信号序列为{3，1,-3,1,1，1，1}。以s’[2]的状态编号3为终点的序列路径的度量值为6.956，该序列路径对应的信号序列为{3，1,-3,1,3，-1，-1}。以s’[1]的状态编号0为终点的序列路径的度量值为5.331，该序列路径对应的信号序列为{3，1,-3,1,1，1，1，-3}。以s’[1]的状态编号1为终点的序列路径的度量值为2.0612，该序列路径对应的信号序列为{3，1,-3,3，-1,3，-1，-1}。以s’[1]的状态编号2为终点的序列路径的度量值为0.746，该序列路径对应的信号序列为{3，1,-3,3，-1,3，-1，1}。以s’[1]的状态编号3为终点的序列路径的度量值为3.733，该序列路径对应的信号序列为{3，1,-3,3，-1,3，-3，3}。以s’[0]的状态编号0为终点的序列路径的度量值为2.062，该序列路径对应的信号序列为{3，1,-3,3，-1,3，-1，-1，-3}。以s’[0]的状态编号1为终点的序列路径的度量值为5.332，该序列路径对应的信号序列为{3，1,-3,1,1，1，1，-3，-1}。以s’[0]的状态编号2为终点的序列路径的度量值为9.467，该序列路径对应的信号序列为{3，1,-3,1,1，1，1，-3，1}。以s’[0]的状态编号3为终点的序列路径的度量值为21.602，该序列路径对应的信号序列为{3，1,-3,1,1，1，1，-3，3}。s25，根据以s’[0]的4个状态编号为终点的序列路径中，以s’[0]的状态编号0为终点的序列路径的度量值最小，因此确定以s’[0]的状态编号0为终点的序列路径所对应的信号序列{3，1,-3,3，-1,3，-1，-1，-3}替换缓存的判决序列。替换之后结果如下表6所示：表6k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)00.0806-2.9194-3-3-0.08061-4.0338-1.0338-1-10.03382-0.67120.3288-1-10.671231.74670.7467330.253342.20461.2046-1-110.204652.15231.152333-0.15236-0.1826-1.1826-3-30.18267-2.3315-1.3315110.331584.15175.151733-2.1517修正后的判决信号与原始信号相同，因此本次纠错成功，即采用本申请提供的纠错方法，成功检测到原始信号序列。可选的，对于回溯纠错的方式(2)纠错装置利用输入信号的ecc对j个判决信号进行回溯纠错。示例性的，方式(2)具体实现过程可以如下：1>，纠错装置根据位于eobe的差值e[eobe]的特征，获取位于第eobe-1个符号周期的判决信号s[eobe-1]的错误图样，然后根据s[eobe-1]的错误图样对s[eobe-1]进行修正，得到修正后的判决信号s’[eobe-1]。其中，若e[eobe]＞0，那么s[eobe-1]的错误图样为1，则s[eobe-1]需要向下修正一个电平。若e[eobe]＜0，那么s[eobe-1]的错误图样为-1，则s[eobe-1]需要向上修正一个电平。2>，纠错装置在确定s’[eobe-1]之后，根据新的判决信号的序列计算ecc码字序列。3>，校验位于eobe的ecc码字，确定该ecc码字是否有效。若校验成功，则完成纠错。若验证失败，则继续执行s33。4>，根据s'[eobe-1]的纠错方向，将s[eobe-2]向相反的方向修正一个电平。例如若s'[eobe-1]是向上修正一个电平，那么s[eobe-2]则向下修正一个电平，若s'[eobe-1]是向下修正一个电平，那么s[eobe-2]则向上修正一个电平。在确定s'[eobe-2]之后，重新确定ecc码字序列，并校验位于eobe的ecc码字是否。5>，按照s33中的方法，依次回溯缓纠错存的s[k]，直到位于eobe的ecc码字有效。若修正s[eobe-j]之后，基于s'[eobe-j]确定的ecc码字序列中，位于eobe的ecc码字依然无效，则不对缓存的所有s[k]进行纠错。在该示例中，ecc码字可以是crc校验码，也可以是纠错码，例如rs纠错码，bch纠错码等。当ecc和fec配合使用时，能够提高编码增益。示例性的，如图表7所示，为本申请提供的应用于纠错装置的ecc码字示例，和与ecc配合使用的fec码字示例。表7需要说明的是，表1中的ecc码字类型仅为示例性的展示，并不是本申请提供的纠错方法能够选择的全部ecc码字。可选的，对于回溯纠错的方式(3)，纠错装置采用直接检测的方式，根据输入信号和差值对j个判决信号进行回溯纠错，得到正确的判决信号序列。示例性的，方式(3)具体实现过程可以如下：<1>，纠错装置根据位于eobe的差值e[eobe]或者判决信号s[eobe]的特征，确定位于第k＝eobe-1符号周期的判决信号s[eobe-1]的修正值，并根据该修正值对s[eobe-1]进行修正，得到修正后的判决信号s'[eobe-1]。例如，当s[eobe]＝最大电平值时，s[eobe-1]则需要向上修正一个电平；s[eobe]＝最小电平值时，s[eobe-1]则需要向下修正一个电平。可选的，若以差值的特征作为判断标准，则当e[eobe]<0时，s[eobe-1]则需要向下修正一个电平；当e[eobe]>0时，s[eobe-1]则需要向上修正一个电平。<2>,纠错装置根据s'[eobe-1]，利用如下公式二重新计算第eobe-1个符号周期的差值e'[eobe-1]，并判断e'[eobe-1]是否满足上述条件a，即判断|e'[eobe-1]|>ε·α·dlevel是否成立。e'[k]＝x[k]-(s'[k]·h[0]+s'[k-1]·h[1])(公式二)若满足e'[eobe-1]满足上述条件a，则纠错完成。若e'[eobe-1]不满足上述条件a，则执行<3>中的步骤。<3>,纠错装置根据s'[eobe-1]的纠错方向，将s[eobe-2]向相反的方向修正一个电平。例如若s'[eobe-1]是向上修正一个电平，那么s[eobe-2]则向下修正一个电平，若s'[eobe-1]是向下修正一个电平，那么s[eobe-2]则向上修正一个电平。在确定s'[eobe-2]之后，重新计算第eobe-2个符号周期的差值e'[eobe-2]，判断|e'[eobe-2]|>ε·α·dlevel是否成立。<4>,采用<2>和<3>中的方法，依次回溯缓存在纠错装置中位于eobe之前的j个判决信号。直到某个符号周期的判决信号和差值更新后，更新后的差值不满足条件a，或者j个判决信号全部被修正为止。下面以pam-4调制下(1+αd)的信道为例，对上述<1>-<4>的具体过程进行举例说明。假设α＝1，信道响应长度l＝2，信道响应为：{h[0],h[1]}＝{1,α}＝{1,1}，j＝8。纠错装置依次接收位于第0-8个符号周期的输入信号x[k]、输出均衡信号y[k]、判决信号s[k]以及差值e[k]，并按照接收顺序进行缓存。其中，k＝0,1,2……，8。缓存的第0-8个符号周期内的x[k]、y[k]、s[k]以及e[k]的数值如下表8所示：表8k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)0-0.0377-3.0377-3-30.03771-2.15280.8472110.15282-0.9963-1.9964-1-30.996330.26771.267713-0.267741.54040.54041-10.459651.77930.7793130.220762.15021.15021-1-0.150271.50250.5025130.497586.21905.219033-2.2190纠错装置在获取表8中每个x[k]、y[k]、s[k]以及e[k]后，利用上述方式一或方式二中的检测条件，检测当前符号周期是否为突然错误结束的符号位置。假设以方式一为例，纠错装置检测到位于第8个符号周期的差值e[8]，以及判决信号s[8]满足方式一的检测条件。即|-2.2190|>1.3，且s[8]＝3。因此，纠错装置确定eobe＝8，即第8个符号周期为突发错误结束的符号位置。从而纠错装置可以开始采用直接检测的方式，根据输入信号和差值对第8个符号周期之前的8个判决信号进行回溯纠错，即从s[8]向s[7]、s[6]，一直向前回溯纠错至s[0]。示例性的，具体过程如下：s30，由于s[eobe]＝3，即s[eobe]＝最大电平值，因此纠错装置确定s[eobe-1]则需要向上修正一个电平。s31，纠错装置将s[eobe-1]＝s[7]＝1向上修正一个电平，那么修正后的第7个符号周期的判决信号s'[7]＝3。s32，纠错装置将x[7]＝1.5025、s'[7]＝3、s[6]＝1、h[0]＝1，h[1]＝1带入公式二中，计算得到e'[7]。具体计算过程如下：e'[7]＝x[7]-(s'[7]·h[0]+s[6]·h[1])＝1.5025-[3·1+1·1]＝-2.4975s'[7]和e'[7]更新后，缓存的第0-8个符号周期内的x[k]、y[k]、s[k]以及e[k]的数值如下表9所示，表9k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)0-0.0377-3.0377-3-30.03771-2.15280.8472110.15282-0.9963-1.9964-1-30.996330.26771.267713-0.267741.54040.54041-10.459651.77930.7793130.220762.15021.15021-1-0.150271.50250.502533-2.497586.21905.219033-2.2190s33，由于|e'[7]|>ε·α·dlevel成立，即e'[7]是否满足条件a。因此，纠错装置根据s'[7]的纠错方式对s[6]进行纠错。即将s[6]＝1向下修正一个电平，得到s'[6]＝-1。然后将x[6]＝2.1502、s'[6]＝-1、s[5]＝1、h[0]＝1，h[1]＝1带入公式二中，计算得到e'[6]＝2.1502。s'[6]和e'[6]更新后，缓存的第0-8个符号周期内的x[k]、y[k]、s[k]以及e[k]的数值如下表10所示，表10k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)0-0.0377-3.0377-3-30.03771-2.15280.8472110.15282-0.9963-1.9964-1-30.996330.26771.267713-0.267741.54040.54041-10.459651.77930.7793130.220762.15021.1502-1-12.150271.50250.5025330.497586.21905.219033-2.2190s34，采用与s33中相同的方法，依次向前回溯缓存的8个判决信号以及差值，直到某一个周期符号的e'[k]不满足条件a，或者s'[0]完成修正。具体过程如下：由于|e'[6]|>ε·α·dlevel成立，即e'[6]是否满足条件a。因此，纠错装置根据s'[6]的纠错方式将s[5]＝1向上修正一个电平，得到s'[5]＝3。然后利用公式二中，计算得到e'[5]＝-2.2208。s'[5]和e'[5]更新后，缓存的第0-8个符号周期内的x[k]、y[k]、s[k]以及e[k]的数值如下表11所示，表11k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)0-0.0377-3.0377-3-30.03771-2.15280.8472110.15282-0.9963-1.9964-1-30.996330.26771.267713-0.267741.54040.54041-10.459651.77930.779333-2.220862.15021.1502-1-1-0.150271.50250.5025330.497586.21905.219033-2.2190由于|e'[5]|>ε·α·dlevel成立，即e'[5]是否满足条件a。因此，纠错装置根据s'[5]的纠错方式将s[4]＝1向下修正一个电平，得到s'[4]＝-1。然后利用公式二中，计算得到e'[4]＝1.5404。s'[4]和e'[4]更新后，缓存的第0-8个符号周期内的x[k]、y[k]、s[k]以及e[k]的数值如下表12所示，表12k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)0-0.0377-3.0377-3-30.03771-2.15280.8472110.15282-0.9963-1.9964-1-30.996330.26771.267713-0.267741.54040.5404-1-11.540451.77930.779333-0.220762.15021.1502-1-1-0.150271.50250.5025330.497586.21905.219033-2.2190由于|e'[4]|>ε·α·dlevel成立，即e'[4]是否满足条件a。因此，纠错装置根据s'[4]的纠错方式将s[3]＝1向上修正一个电平，得到s'[3]＝3。然后利用公式二中，计算得到e'[3]＝-1.7323。s'[3]和e'[3]更新后，缓存的第0-8个符号周期内的x[k]、y[k]、s[k]以及e[k]的数值如下表13所示，表13k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)0-0.0377-3.0377-3-30.03771-2.15280.8472110.15282-0.9963-1.9964-1-30.996330.26771.267733-1.732341.54040.5404-1-10.459651.77930.779333-0.220762.15021.1502-1-1-0.150271.50250.5025330.497586.21905.219033-2.2190由于|e'[3]|>ε·α·dlevel成立，即e'[3]是否满足条件a。因此，纠错装置根据s'[3]的纠错方式将s[2]＝-1向下修正一个电平，得到s'[2]＝-3。然后利用公式二中，计算得到e'[2]＝1.0037。s'[2]和e'[2]更新后，缓存的第0-8个符号周期内的x[k]、y[k]、s[k]以及e[k]的数值如下表14所示，表14k输入信号(x)均衡输出信号(y)判决信号(s)原始信号差值(e)0-0.0377-3.0377-3-30.03771-2.15280.8472110.15282-0.9963-1.9964-3-31.003730.26771.2677330.267741.54040.5404-1-10.459651.77930.779333-0.220762.15021.1502-1-1-0.150271.50250.5025330.497586.21905.219033-2.2190由于|e'[2]|>ε·α·dlevel不成立，因此不需要纠正s[2]。纠错装置中缓存的判决信号序列被修正后，为“3，3，-1，3，-1，3，-3，1，-3”，与原始信号序列相同，因此本次纠错成功。可选的，基于图6，如图10所示，为本申请提供的一种纠错方法的一个实施例的流程图，在上述步骤601之后，步骤603之前，该方法包括如下步骤：步骤605，纠错装置对获取到的判决信号进行(1+d)解码，得到解码后的判决信号。步骤604具体可以包括：步骤604a，纠错装置根据均衡输出信号和差值中的至少一个信号，对判决信号进行纠错。示例性的，纠错装置可以根据位于eobe的判决信号s[eobe]的特征，位于eobe的经过(1+d)解码后的判决信号的错误图样。例如，当s[eobe]＝最大电平值时，位于eobe的经过(1+d)解码后的判决信号的错误图样是-1，因此需要向上修正一个电平；s[eobe]＝最小电平值时，错误图样是1，因此需要向下修正一个电平。需要说明的是，在上述本申请提供的各个实施例中，虽然均以pam-4调制下(1+αd)的信道，抽头数量为1的dfe为例进行示例性的说明，但本申请提供的纠错方法还可以适用于pam-1、pam-2、pam-3等任何一种pam-n调制场景，也可以是适用于qpsk、qam等调制场景。且对于任意抽头数量的dfe也都适用。其实现过程与本申请提供的各个实施方式类似，此处不再一一赘述。值得说明的是，采用本申请提供的纠错方法，利用dfe的误码传递特性，检测dfe带来的突发错误结束的符号位置，并且对错误判决信号进行修正，从而降低dfe的误码率，提高均衡性能。另外，在正常工作的条件下，dfe突发错误的概率较低，例如，在1e-3误码率下平均大于1000个比特才会发生一次错误，因此纠错装置的整体吞吐量可以大幅度降低。例如，接收机需要100gbps的数据吞吐量，而纠错装置实际需要的吞吐量仅为100gbps/1000＝100mbps。示例性的，如图11所示，为本申请提供的纠错原理示意图，即纠错装置的纠错单元在执行上述步骤604时的原理示意图。本申请列举三种可能的示例，包括如图11中的(a)、(b)、(c)所示原理。其中，将寄存器(d)、符号图样发生器以及处理模块(图11中以梯形表示)，按照如图11中的(a)所示信号流向(箭头所指方向)相互连接。其中，可以输入纠错单元的信号包括均衡输出信号(dfe_output)、差值差值(err)、判决信号(sym)、eobe以及dfe的系数(c_dfe)。纠错装置可以输出的信号包括修正后的判决信号(sym_dly)以及修正后的差值(err_dly)。(a)方式能够实现上述“采用最大似然序列估计算法检测修正值序列”的纠错方式。将寄存器、处理模块以及eobe纠错模块，按照如图11中的(b)所示信号流向相互连接。(b)方式能够实现上述“基于(1+d)解码”的纠错方式。将包括寄存器、处理模块以及错误图样发生器，按照如图11中的(c)所示信号流向相互连接。(c)方式能够实现上述“采用最大似然序列估计算法检测原始信号序列”，以及上述“直接检测”的纠错方式。如图12所示，为本申请提供的均衡性能对比示意图。其中，横轴标识信噪比，纵轴表示误码率。曲线1表示现有技术中，基于(1+d)信道，dfe在预编码关闭条件下的均衡性能曲线；曲线2表示现有技术中，基于(1+d)信道，dfe在预编码开启条件下的性能曲线；曲线3表示现有技术中，在加性高斯白噪声(additivewhitegaussiannoise，awgn)信道(即(1+αd)信道α＝0的情况下)条件下dfe的性能曲线；曲线4表示现有技术中，基于(1+d)信道，mlse在预编码关闭条件下的性能曲线；曲线5表示现有技术中，基于(1+d)信道，mlse在预编码开启条件下的性能曲线。图形标识1表示采用本申请提供的图11中的(b)所示的方式后，dfe基于(1+d)信道的均衡性能数据。从图12中可以看出，图形标识1分布在曲线3处。也就是说，采用本申请提供的“基于(1+d)解码”的纠错方式，对dfe输出的判决信号进行纠错后，dfe的均衡性能曲线接近于dfe在awgn信道下的性能曲线。图形标识2表示采用本申请提供的图11中的(a)或(c)所示的方式后，基于(1+d)信道，dfe在预编码关闭条件下的均衡性能数据。从图12中可以看出，图形标识2分布在曲线4处。也就是说，采用本申请提供的图11中的(a)或(c)所示的纠错方式，对dfe输出的判决信号进行纠错后，基于(1+d)信道，dfe在预编码关闭条件下的均衡性能曲线接近于基于(1+d)信道，mlse在预编码关闭条件下的性能曲线。图形标识3表示采用本申请提供的图11中的(a)或(c)所示的方式后，基于(1+d)信道，dfe在预编码开启条件下的均衡性能数据。从图12中可以看出，图形标识2分布在曲线4处。也就是说，采用本申请提供的图11中的(a)或(c)所示的纠错方式，对dfe输出的判决信号进行纠错后，基于(1+d)信道，dfe在预编码开启条件下的均衡性能曲线接近于基于(1+d)信道，mlse在预编码开启条件下的性能曲线。可以看出，相比于现有的dfe(曲线1和曲线2)，采用本申请提供的纠错方法，即dfe+纠错装置的方式之后，dfe的均衡性能提高。且论是否发生误码，mlse/rsse都会全速运行，因此，mlse/rsse的复杂度和动态功耗都非常高。而本申请提供的dfe+纠错装置的方案，纠错装置在平均大于1000个比特的间隔才需要进行一次纠错，吞吐量需求小于100gbps/1000＝0.1gbps。因此，相比于mlse/rsse的技术方案，本申请提供的dfe+纠错装置的方案能够在提供高性能的均衡能力的同时，极大的降低实现复杂度以及动态功耗。上述主要从各个网元之间交互的角度对本申请提供的方案进行了介绍。可以理解的是，纠错装置为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。如图13所示，为本申请提供的一种纠错装置，包括：获取单元130，用于获取判决反馈均衡器dfe的判决信号，还用于获取所述dfe的输入信号、均衡输出信号和差值中的至少一个信号，所述差值为所述判决信号的电平值与所述均衡输出信号的电平值之间的差值。检测单元131，用于根据对所述判决信号、所述均衡输出信号和所述差值中的至少一个信号的检测，确定所述判决信号的突发错误结束的符号位置。纠错单元132，用于在所述检测单元131检测到所述符号位置时，根据所述输入信号、所述均衡输出信号和所述差值中的至少一个信号，对所述判决信号进行纠错。可选的，所述检测单元131根据对所述判决信号、所述均衡输出信号和所述差值中的至少一个信号的检测，确定所述判决信号的突发错误结束的符号位置的方式为：当一个符号周期内的所述差值和所述判决信号同时满足条件a和条件b，或者同时满足条件a和条件c时，则确定所述符号周期为所述判决信号的突发错误结束的符号位置。其中，条件a为所述符号周期内的所述差值的绝对值大于预设的判决门限。条件b为所述符号周期内的所述差值大于0，且所述符号周期内的所述判决信号的电平值等于预设的最小电平值。条件c为所述符号周期内的所述差值小于0，且所述符号周期内的所述判决信号的电平值等于预设的最大电平值。示例性的，基于该可选方式，检测单元131的结构示意图如图7中的(a)所示。可选的，所述检测单元131根据对所述判决信号、所述均衡输出信号和所述差值中的至少一个信号的检测，确定所述判决信号的突发错误结束的符号位置的方式为：当一个符号周期内的所述均衡输出信号满足条件e或者满足条件f，则确定所述符号周期为所述判决信号的突发错误结束的符号位置。其中，条件e为所述符号周期内的所述均衡输出信号的电平值小于预设的最小电平值与预设的判决门限的差值。条件f为所述符号周期内的所述均衡输出信号的电平值大于预设的最大电平值与所述判决门限的和。示例性的，基于该可选方式，检测单元131的结构示意图如图7中的(b)所示。可选的，所述纠错单元132根据所述输入信号、所述均衡输出信号和所述差值中的至少一个信号，对所述判决信号进行纠错，具体包括：根据所述输入信号、所述均衡输出信号和所述差值中的至少一个信号，对位于所述符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列。可选的，所述纠错单元132根据所述输入信号、所述均衡输出信号和所述差值中的至少一个信号，对位于所述符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，具体包括：采用最大似然序列估计的算法，根据所述输入信号和所述输出信号对所述j个判决信号进行回溯纠错，得到正确的判决信号序列。示例性的，基于该可选方式，所述纠错单元132的结构示意图可以如图11中的(a)或(c)所示。可选的，所述纠错单元132根据所述输入信号、所述均衡输出信号和所述差值中的至少一个信号，对位于所述符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，具体包括：利用所述输入信号的差错控制码字ecc对所述j个判决信号进行回溯纠错，得到正确的判决信号序列。示例性的，基于该可选方式，所述纠错单元132的结构示意图可以如图11中的(c)所示。可选的，所述纠错单元132根据所述输入信号、所述均衡输出信号和所述差值中的至少一个信号，对位于所述符号位置之前的j个判决信号进行回溯纠错，得到正确的判决信号序列，具体包括：采用直接检测的方式，根据所述输入信号和所述差值对所述j个判决信号进行回溯纠错，得到正确的判决信号序列。示例性的，基于该可选方式，所述纠错单元132的结构示意图可以如图11中的(c)所示。可选的，所述纠错装置还包括解码单元133。所述解码单元133，用于在所述检测单元131根据对所述判决信号、所述均衡输出信号和所述差值中的至少一个信号的检测，确定所述判决信号的突发错误结束的符号位置之前，对获取到的所述判决信号进行(1+d)解码，得到解码后的所述判决信号。所述纠错单元132根据所述输入信号、所述均衡输出信号和所述差值中的至少一个信号，对所述判决信号进行纠错，具体包括：对位于所述符号位置处的解码后的所述判决信号进行纠错。其中，解码单元133可以是纠错单元132的一个单元模块，解码单元133具体可以是1+d解码器。那么基于该可选方式，所述纠错单元132的结构示意图可以如图11中的(b)所示。可选的，所述输入信号为脉冲振幅调制pam信号、正交相移键控qpsk信号或者正交振幅调制qam信号。在一个示例中，本申请提供的纠错装置可以是通过电路的方式实现，例如，上述检测单元131可以是检测电路，纠错单元132可以是纠错电路，解码单元133可以是解码电路，获取单元130可以是获取电路。采用本申请提供的纠错装置，利用dfe的误码传递特性，检测dfe带来的突发错误结束的符号位置，并且对错误判决信号进行修正，从而降低dfe的误码率，提高均衡性能。如图14所示，为本申请提供的纠错装置的另一种可能的结构示意图，包括处理器140、通信接口141、总线142和存储器143。其中，处理器140可以是中央处理器(centralprocessingunit，cpu)，通用处理器，数字信号处理器(digitalsignalprocessor，dsp)，专用集成电路(application-specificintegratedcircuit，asic)，现场可编程门阵列(fieldprogrammablegatearray，fpga)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。所述处理器140也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，dsp和微处理器的组合等等。当该纠错装置作为纠错装置时，该处理器140能够用于执行如图6或10中纠错装置的各个功能模块执行的方法步骤。具体的该处理器140所执行的纠错方法可参见上述如图6或10所示的实施例中的相关描述，此处不再赘述。通信接口141可以是纠错装置的收发器。该处理器140通过该通信接口141与模块之间进行信号的收发。处理器140、通信接口141和存储器143之间通过总线142相互连接；总线142可以是外设部件互连标准(peripheralcomponentinterconnect，pci)总线或扩展工业标准结构(extendedindustrystandardarchitecture，eisa)总线等。所述总线142可以分为地址总线、数据总线、控制总线等。为便于表示，图14中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。采用本申请提供的纠错装置，利用dfe的误码传递特性，检测dfe带来的突发错误结束的符号位置，并且对错误判决信号进行修正，从而降低dfe的误码率，提高均衡性能。在一个示例中，结合本申请公开内容所描述的方法或者算法的步骤可以硬件的方式来实现，也可以是由处理器执行软件指令的方式来实现。软件指令可以由相应的软件模块组成，软件模块可以被存放于随机存取存储器(randomaccessmemory，ram)、闪存、只读存储器(readonlymemory，rom)、可擦除可编程只读存储器(erasableprogrammablerom，eprom)、电可擦可编程只读存储器(electricallyeprom，eeprom)、寄存器、硬盘、移动硬盘、只读光盘(cd-rom)或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于asic中。另外，该asic可以位于核心网接口设备中。当然，处理器和存储介质也可以作为分立组件存在于核心网接口设备中。具体实现中，本申请还提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时可包括本申请提供的纠错方法的各实施例中的部分或全部步骤。所述的存储介质可为磁碟、光盘、只读存储记忆体(英文：read-onlymemory，简称：rom)或随机存储记忆体(英文：randomaccessmemory，简称：ram)等。本申请还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述本申请提供的纠错方法的各实施例中的部分或全部步骤。本领域的技术人员可以清楚地了解到本申请中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本申请中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如rom/ram、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者vpn网关等)执行本发明各个实施例或者实施例的某些部分所述的方法。本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。以上所述的本发明实施方式并不构成对本发明保护范围的限定。当前第1页12