本申请涉及通常指定的于2016年12月22日提交的代理人案号为Applied_612、标题为“通过选择性地禁用帧定位处理的用于成帧器的功率优化机制(POWER OPTIMIZATION MECHANISMS FOR FRAMERS BY SELECTIVELY DEACTIVATING FRAME ALIGNMENT PROCESS)”、序列号为15/389,140的未决美国专利申请；以及通常指定的于2016年12月22日提交的代理人案号为Applied_615、标题为“通过序列化多个通道的帧定位过程的用于成帧器的功率优化机制(POWER OPTIMIZATION MECHANISMS FOR FRAMERS BY SERIALIZING FRAME ALIGNMENT PROCESSES FOR MULTIPLE LANES)”、序列号为15/389,165的未决美国专利申请。
技术领域
本公开一般地涉及通信中的信号处理领域，以及更具体地，涉及信号处理中的帧定位领域。
背景技术：
在通信系统中，发送器将数据流以符号(例如数据位)的形式发送到接收器。在基于帧的数据传输中，数据以固定长度的帧传输，并且发送器和接收器在选定的帧同步方案上提前达成一致，包括同步标记的选择。在发送器一侧，同步标记被嵌入到帧中，作为基于帧的参考点，这样接收器就可以识别帧的边界。同步标记通常被称为帧定位信号(frame alignment signal，FAS)，帧定位字(frame alignment word，FAW)、成帧模式、或帧定位模式(frame alignment pattern，FAP)。
通常，嵌入的FAW包含接收器一侧已知的模式中固定数量的比特位，并且位于帧的顶部部分，通常是在有效载荷(payload)数据之前的帧中的第一时隙。为了维持同步机制，可以在每一帧中传输FAW，或以其他预定的频率(例如每第3帧，每第5帧，等等)传输FAW。
相应地，接收器利用同步机制来检测数据流中的FAW，从而同步数据流。更具体地说，接收器中的一个或更多成帧器电路(或在此称为“成帧器”)执行帧定位处理以检测各个传输帧的边界并将内部或嵌入式数据同步到数据流。一旦获得了帧同步(或帧定位)，数据流就会在接收器受得进一步的数据处理。
低功耗集成电路在高速通信系统已经变得越来越重要，尤其是在功率敏感的应用中，如数据中心安装(例如服务器卡、柜顶(Top-of-Rack，ToR)开关、板互连)、通常功率预算紧张的光学模块、对冷却系统至关重要的和昂贵的高密度以太网卡，以及其他。
在传统高速PHY芯片中，获取帧定位之后，成帧器继续以周期性的方式在期望的帧位置中积极搜索固定的FAW，并在一定次数没有匹配时声明“帧失调(out-of-frame)”。因此，成帧器在系统运行的整个时间内保持活跃。成帧器的连续操作导致了接收器中不被期望的重大功耗。
此外，当前的成帧器使用同一电路的多个相同副本(通常是比较器)以将固定的FAW与传入数据(incoming data)进行比较，每个比较器观察并行数据总线的不同部分(“窗口”)。比较器的数目等于对并行数据总线进行检查的所有窗口的数目。此外，当前的接收器为每个物理通道使用一个成帧器。由于在该配置中使用大量的比较器门，与这些门翻转(toggling)相关联的功耗是过高的。
技术实现要素：
据此，本公开提供了用于通信系统的接收器中的帧定位的功率优化机制。
在本公开的一个方面中，本公开的实施例利用成帧器，其能够在达到帧定位以后进入不活跃状态，并响应于接收器上的数据处理再次变为“帧失调”的指示从不活跃状态中醒来。在一些实施例中，“帧失调”的指示是基于在经处理的数据流中检测错误而生成的。例如，该错误可以对应于由耦合至成帧器的前向纠错(FEC)解码器检测到的过量数目的无法改正的错误。一旦检测到，FEC解码器发送重启信号到成帧器，以重启帧定位处理。当针对所有这些数据流都达到帧定位时，可以同时禁用与同一信道(channel)相关联的数据流的帧定位过程(或帧对齐过程)。
根据本公开的实施例，当成帧器处于不活跃状态时，用于在成帧器中执行帧定位处理的电路可以关闭，或者置于功率降低模式，例如，通过时钟门控或本领域所熟知的任何其他合适的机制。在现代通信网络中，数据传输通常是可靠的，并且，一旦获取，帧同步就可以在接收器上进行长时间的维持。因此，持续的帧定位处理是不需要的。因此，通过在不必要的时候禁用帧定位处理，可以有利地获得显著的功率降低。
根据本公开的另一方面，本公开的实施例提供了成帧器，其使用一个或更多比较器来在传入数据中搜索FAW，其中每个比较器被配置为将并行M-比特块的多个窗口(如并行数据总线提供的)与FAW连续地(serially)进行比较。成帧器中的多个比较器可以并行地操作，以在不同的窗口中搜索FAW。在传统成帧器中，比较器的数目等于窗口的数目、并且同时检查所有窗口。与该传统成帧器相比，这种配置可以显著降低必要的比较器的数目，因此降低门数目以及成帧器中的芯片面积，从而有利地降低相关的功耗。
根据本公开的又一个方面，本公开的实施例提供了成帧器，其配置为连续地处理来自多个物理通道和/或多个信道的数据流。与传统接收器(其具有每信道一帧或每通道一帧)相比，这种配置也可以显著降低成帧器数目，因此降低门数目以及接收器中的芯片面积，从而有利地降低相关的功耗。
以上是概要，并且因此必要时包含了细节的简化、概括和省略；因此，本领域技术人员将意识到，这个概要只是说明性的，而并不意图以任何方式进行限制。只如权利要求所定义的其他方面、发明的特征、以及本发明的优点，将在下文所陈述的非限制性的详细描述中变得明显。
详细描述
现在将详细介绍本发明的优选实施例，其例子在附图中被阐明。尽管结合优选的实施例来描述本发明，但可以理解的是，它们并不是旨在将本发明限制为这些实施例。相反，本发明旨在涵盖所附的权利要求所定义的发明的精神和范围内所包括的替代、修改和等价物。此外，在以下的本发明的实施例的详细描述中，为了提供对本发明的深入了解，提出了大量的具体的细节。然而，本领域技术人员将意识到，没有这些具体的细节本发明也可以实现。在其他例子中，没有详细描述众所周知的方法、进程、组件和电路，以便不会不必要地模糊化本发明的实施例的方面。尽管为了清晰起见，可以以被编号的步骤序列来描述方法，但是编号并不一定表示步骤的顺序。应该理解的是，有些步骤可以跳过、并行执行、或者可以在不需要保持严格顺序的前提下执行。显示本发明的实施例的附图是半图解的，并且不按比例，具体地，一些尺寸为了清晰的表示而在附图中被夸大地显示。类似地，尽管附图中的视角为了易于描述而通常显示出相似的方位，但图中的该描述在大多数情况下是任意的。一般来说，本发明可以在任何方位进行操作。
附图说明
结合附图，通过阅读下面的详细描述，本发明的实施例将被更好地理解，其中相似的附图标记指定相似的元件，并且其中：
图1示出了根据本公开的实施例的包括配置为在达到帧定位之后进入功率降低状态的帧定位逻辑的示例性接收器的配置；
图2示出了根据本公开的实施例的描述具有功率降低状态的帧定位的示例性过程的流程图；
图3示出了根据本公开的实施例的可以由成帧器中的比较器连续地处理的并行数据块中的多个窗口；
图4是根据本公开的实施例的描述使用一个比较器以连续地比较由并行数据总线所提供的数据块中多个窗口的示例性过程的流程图；
图5A示出了根据本公开的实施例的包括各自用于接连地处理多个通道的两个成帧器的示例性接收器的配置；
图5B是根据本公开的实施例的描述通过使用成帧器以接连地处理多个数据流的帧定位的示例性过程的流程图；
图6A示出了根据本公开的实施例的使用成帧器以连续地处理多个信道的数据的示例性接收器；
图6B是根据本公开的实施例的描述通过使用成帧器以接连地处理多个信道的数据的帧定位的示例性过程的流程图。
具体实施方式
通过在帧定位处理中使用串行比较的用于成帧器的功率优化机制
总的来说，本公开的实施例提供了接收器，能够在一旦达到帧定位时禁用帧定位过程。帧定位过程可以在检测到大于阈值的错误时重启，该错误被用来表示接收器的数据处理变成了“帧失调”，例如，通过前向纠错过程检测到。此外，根据本公开的实施例，成帧器中的比较器被配置为将并行数据块的多个窗口(如由M-比特并行数据总线所提供的)与预先确定的成帧模式(例如，已存储的帧定位字(FAW))接连地(successively)进行比较。此外，根据本公开的实施例，成帧器可以针对多个通道和/或多个信道的数据接连地执行帧定位过程。
图1示出了根据本公开实施例的包括配置为在达到帧定位之后进入功率降低状态的帧定位逻辑110的示例性接收器100。接收器100包括输入接口120、帧定位逻辑110、重建逻辑130和FEC解码器140。将意识到的是，接收器100可以包括本领域熟知的广泛的其它逻辑组件。
在示出的例子中，输入接口120接收通过4个物理通道(PL#0-#3)传输的数据流101-104。每个数据流由帧的序列组成，每个帧具有固定的长度。数据流中的各个帧包括FAW、有效载荷和纠错码。一般来说，一个数据流中的帧共享同一FAW，而不同数据流使用不同的FAW。将意识到的是，本公开不限于任何指定的帧定位方案或帧定位处理。也不限于任何指定数目的通道、信道或成帧器。
在输入接口120，串行到并行转换器121将数据流中的比特序列转换为M-比特块，该M-比特块可以通过M-比特并行数据总线(未明确示出)以并行方式被提供给成帧器。成帧器因此可以将该块与已存储的FAW进行比较，以便于以比比特传输频率更低的频率来定位数据流中的FAW值。
帧定位逻辑110使用4个成帧器111-114以对来自4个通道101-104的数据流来执行各自的帧定位过程。每个成帧器包括一个或更多个比较器(例如，115、116、117或118)，用于将数据流与指定的和本地存储的FAW进行比较。这4个通道可以携带来自单个信道或多个信道的数据流量。虽然没明确地显示，每个成帧器还包括移位逻辑、验证逻辑和锁定逻辑等，在不脱离本公开的范围的情况下，可以以本领域中所熟知的任何合适的方式分别实现。
在帧定位处理中，成帧器(111、112、113或114)在相应的数据流中搜索指定的FAW，以定位帧的边界。更具体地说，成帧器(111、112、113或114)中的移位逻辑以特定序列的方式输出M-比特块的复数个窗口。成帧器(111、112、113或114)中的比较器(115、116、117或118)将复数个窗口与指定的FAW进行比较。正如参照图3-4以更多细节所描述的，成帧器中的比较器可以接连地将多个窗口与为给定的M-比特块指定的FAW进行比较。
在数据流中定位FAW之后，成帧器中的验证逻辑可以重新检查数据流中的下一个期望位置的相同模式的再次出现，其与固定帧窗口(因为模式是重复的)的初始位置不同。这可以重复多次，以验证它是正确的模式，而不是由半随机数据模拟的错误模式。一旦经过验证，接收器上的数据处理将转换为“帧定位(in-frame)”状态，或者变为由成帧器内的锁定逻辑声明的所谓的“锁定”。
重建逻辑130集合并处理来自帧定位逻辑110的数据流输出，从而提供经过处理的(或重建的)数据流131至FEC解码器140。重建逻辑130可以包括本领域熟知的各种功能组件，例如用于校准抗扭斜、通道重排、定位移除、转码、块分布等的模块。
FEC解码器140基于帧中的纠错码(如Reed-Solomon(RS)代码)对已处理的数据流131执行错误检测和(可选的)纠错。FEC解码器能够在特定数目的符号的块中修正一定数目的符号错误。
当在帧定位时，需要进行连续检查以验证所感知的帧位置是否仍然正确。根据现有技术，在帧定位状态期间继续帧定位处理，此时成帧器在期望的帧位置(以周期的方式)积极地搜索固定的FAW，并且在一定次数没有匹配的情况下可以声明“帧失调”。然而，在现代通信网络中，数据传输通常是可靠的，并且接收器处的数据处理可以在绝大多数时间内保持在帧定位。
根据本公开的实施例，一旦帧定位逻辑110声明在帧定位，则禁用帧定位过程。例如，成帧器中的比较器、移位逻辑、验证逻辑和锁定逻辑被关闭或以其他方式置于低功率模式以节省功率，例如睡眠模式、时钟门控或任何其他本领域熟知的节电措施。
帧定位逻辑可以包括功率管理模块119，其在低功率状态下保持活跃，而帧定位逻辑110的其余部分是不活跃的。功率管理模块119可以接收重启信号114，并因此唤醒成帧器111-114。在一些其他实施例中，每个成帧器都可以包含自己的可以处理指向成帧器的唤醒信号的功率管理组件。根据本公开的功率管理模块可以以本领域熟知的任何合适的方式来实现。
在一些实施例中，功率管理模块119被配置为单独地控制每个成帧器以进入/退出低功率状态，例如，通过升高/降低成帧器的功率。例如，在每个成帧器处理相应的数据流(例如，与相应的物理通道相关联)的情况下，一旦为数据流达到帧定位，则针对指定数据流的帧定位处理可以被单独禁用。在其他一些实施例中，功率管理模块被配置为控制一组成帧器(例如，与同一信道相关联的那些)共同进入/退出低功率状态。例如，在被功率管理模块控制的同时，用于与同一信道相关联的数据流的帧定位过程可被禁用/激活。如图1所示，如果成帧器111-114用于处理来自同一信道的数据流，那么在所有成帧器111-114已经声明帧定位之后，就会发生帧定位成功事件。响应于这样的帧定位成功事件，功率管理模块119使得成帧器111-114进入低功率状态。
当处于低功率状态时，帧定位逻辑110保持不活跃，直到接收到触发它再次寻找成帧的重启信号。由于通常情况下，成帧器可以在运行的网络系统中大部分时间处于锁定状态，这导致了系统的大部分运行时间都节省功率。因此，通过在不需要的情况下禁用帧定位处理，可以有利地获得显著的功率降低。
本公开不限于任何指定的唤醒事件，基于该唤醒事件可以生成重启信号。也不限于用于检测唤醒事件并相应地生成该重启信号的任何指定的功能组件。在此处所描述的示例中，例如“过量的错误”(相对于阈值)用于指示当帧定位逻辑是不活跃的或其他低功率状态下时，接收器处的数据处理是否已经转移到帧失调状态。然而，将意识到的是，在不脱离本公开的范围的情况下，可以使用广泛的其它合适的度量作为帧失调状态的指示。
在示出的例子中，尽管帧定位逻辑110保持不活跃，FEC解码器140继续监视错误并对重建数据流131执行纠错。当检测到过量的错误(例如，3个或更多不可纠正的连续码字(codeword))时，FEC生成重启信号141，该重启信号被提供给功率管理模块119。
示例性地，接收器100及其组成部分被配置成遵守为100GBASE-R信号所定义的成帧协议，该100GBASE-R信号是使用在IEEE标准802.3TM-2015第91条中定义的RS(528,514,10)或RS(544,514,10)FEC进行FEC编码的。在该示例中，4个物理通道101-104(PL#0…PL#3)共同提供100Gbps输入数据流。然而，该讨论仅仅是示例，本公开适用于任何其他数目的通道和数据率的结合。一旦每个成帧器(例如111或112)以及获得锁定(或过渡到帧定位状态)，其等待直到由FEC解码器140检测到3个或更多的不可修正码字以触发重启信号，用于重启对锁的寻找。在一些其他实施例中，可以使用其他方法来触发成帧器重启，例如，如果检测到的错误比特数超过阈值等。只要没有接收到重启信号141(这是健康的或低错误的输入数据流被接收的情况)，将以其他方式搜索成帧模式的帧定位逻辑110可以仍然处于低功率状态。
图2是根据本公开的实施例的描绘具有功率降低状态的帧定位的示例性过程200的流程图。例如，过程200可以由图1所示的帧定位逻辑110执行。
在201，与通信信道相关联的数据流由帧定位逻辑110中的成帧器接收。每个成帧器可以接收如由耦合至成帧器的并行的M-比特数据总线所提供的M比特块的数据流，如参照图3和图4更详细地描述所示。在202，每个成帧器执行帧定位过程，以定位数据流中与期望的FAW相匹配的连续位序列，从而在数据流中确定帧边界。如上所述，在声明帧定位之前，成帧器可能需要在数据流中的多个位置定位出期望的FAW。
在203，确定了同一信道的所有数据流是否处于帧定位。如果不是，成帧器会继续搜索FAW。相反，如果所有的成帧器都处于帧定位，则在204随着帧定位逻辑进入功率降低状态，禁用帧定位过程。在这种状态下，成帧器被断电或以其他方式保持不活跃以节省功率。然而，帧定位逻辑中的功率管理模块仍然保持供电，从而使其能够接收重启信号以唤醒成帧器。
从帧中输出的数据流被聚集并重建到一个经过处理的流中，并被提供给FEC解码器进行纠错。在205，确定所选的用于指示数据流的帧失调状态的指标是否已达到阈值。如果检测到的错误未达到阈值，则帧定位逻辑保持不活跃；如果达到，就会产生重启信号以唤醒成帧器，并使得在206重启帧定位过程。在一些实施例中，所选的指标对应于通过FEC处理所确定的连续的不可修正码字的数目。例如，当检测到3个或更多不可校正的连续比特时声明帧失调状态。可以由如图1所示的帧定位逻辑中的功率管理模块控制进入和退出功率降低状态。重启信号可以由FEC解码器生成。
目前的PHY芯片使用具有并行电路(例如比较器)的成帧器以在数据总线的不同部分进行搜索，用于转换到帧定位(in-frame)或帧失调(out-of-frame)状态。同一电路的N个相同的副本(例如，N个比较器)被用来并行比较固定的成帧模式与传入数据，每个比较器都查看数据总线的不同部分(或窗口)。比较器的数目等于每次在由数据总线所提供的数据块中检查的窗口的数目(N)。
本公开的实施例使用一个比较器来连续地查看不同的数据总线位置，例如，从第一个开始，然后移动到下一个(即到随后的比特位置)以此类推。这有利地消除了大量的比较器门数目以及与这些门的翻转相关联的所有功率。在一些其他的实施例中，使用2个或3个(或M个)比较器(M<N，其中N是在并行数据块中被检查的窗口数)。图3示出了根据本公开实施例的能够由成帧器中的比较器连续地处理的在并行数据块中的多个窗口的例子。
在本例子中，数据比特序列b0-b63由接收器的输入接口进行接收，且由例如如图1所示的串行到并行转换器121转换为并行数据块。并行数据块通过64-比特(一般情况下的R-比特)并行数据总线被提供给成帧器。假设将被定位的成帧模式具有16-比特模式。单个16位比较器(在一般情况下可以是W-位比较器)在接连的时间段中在64-比特数据块内搜索16-比特固定帧模式(一般情况下可以是R-比特，R>W)。在这些接连的时间段时钟中，串行到并行转换器121和数据总线保持相同的64-比特数据块输出。如图3所示，比较器首先处理窗口1，并且如果它找到了成帧候补，它就会停止；否则它会移到窗口2，等等。
另一种实现方式是使用2个比较器。例如，当比较器1在窗口1中搜索时，比较器2在窗口33中搜索。与单个比较器的配置相比，这相应地增加了功率和门数目。其可以被推广为成帧器中的多个比较器，每个比较器配置为将并行数据块的复数个窗口与成帧模式进行连续地比较。比较器的数目(M)小于由数据总线所提供的数据块中要检查的窗口的数目(N)。多个比较器可以并行操作，以减少最大平均重帧时间(Maximum Average Reframe Time，MART)。
图4是根据本公开的实施例的描述了使用一个比较器以连续地比较由并行数据总线所提供的数据块中的多个窗口的示例性过程400的流程图。过程400可以由如图1所示的接收器执行。在401，例如，在如图1所示的输入界面上通过串行入、并行出的移位寄存器，数据流中的比特序列被捕获并被转换成并行R比特数据块。在402，从R-比特数据块得到N个窗口。根据移位逻辑的控制，复数个窗口可以以选定的序列被提供给W-位比较器。每个窗口具有W比特，并将在比较器与期望的W-比特FAW进行比较。在403，初始化窗口索引(i＝1)。在404，将第i个窗口与期望的FAW进行比较。
如在405所确定的，如果第i个窗口匹配了期望的FAW的模式，则比较器可以停止处理剩余的窗口。如果其不匹配，则比较器移动至处理下一个窗口(第i+1个窗口)，如406和404所示。重复前述的404-406，直至比较器找到匹配或完成数据块中所有窗口的检查。在后面的例子中，为相同的数据流中的另一个R-比特数据序列重复过程400。将意识到的是，随着相关联的移位逻辑的控制，比较器可以以任何合适的顺序接连地处理多个窗口。
在一些其他实施例中，使用多于一个比较器以在传入数据中搜索FAW，每个比较器配置为将(并行数据总线所提供的)并行R-比特块的多个窗口与FAW进行连续地比较。成帧器中的多个比较器可以并行操作，以在不同窗口搜索FAW。比较器的数目(M)小于并行数据总线提供的窗口的数目(N)。传统成帧器中，比较器的数目等于窗口的数目，并且所有的窗口被同时检查。与传统成帧器相比，该配置可以显著降低必要的比较器数目，因此降低门数目以及成帧器中的芯片面积，从而有利地减少相关的功耗。
根据现有技术，如果接收器被配置为支持多个(K个)通道，则使用相同数量(L＝K)的成帧器，且这些成帧器被并行操作以在各个数据流中找到成帧位置，每个通道一个成帧器。这种设计对门数目和相关联的功耗要求高。
根据本公开的实施例，一个成帧器被配置为连续地处理多个(K个)通道，例如从第一个通道开始，然后移动到下一个，以此类推。这可以有利地消除接收器中大量的成帧器门数目，以及这些门的翻转所需要的所有功率。可选地，使用2个、3个或L个成帧器以处理L个通道，L<K。
例如，在为100GBASE-R信号所定义的成帧协议中，存在4个物理通道(PL#0…PL#3)携带100GBASE-R信号，该100GBASE-R信号是使用IEEE标准802.3TM-2015第91条中定义的RS(528,514,10)或RS(544,514,10)FEC进行FEC编码的。根据本公开，这些通道的数据流可以全部流入单个成帧器。该成帧器逐一地(一个接一个地)筛选它们并试图为它们中的每一个获取成帧。这可以推广到任意数目的通道。一种可选的实现方式是使用2个成帧器，例如其中一个成帧器被分配给PL#0和PL#1，而另一个成帧器被分配给PL#2和PL#3。与单个成帧器的实现方式相比，这将MART降低了2倍，但相应地增加了功率和门数目。
图5A示出了根据本公开实施例的包括两个成帧器511和512的示例性接收器500的配置，两个成帧器的每个用于接连地处理多个通道。在该例子中，两个成帧器511和512用于对两个信道(信道1和信道2)的数据流执行帧定位，每个信道关联于4个通道(PL#0…PL#3)。两个成帧器511和512可以并行操作。成帧器511和512将数据流提供给它们各自的重建逻辑531和532，其中每个信道的数据都被重建。随后重建后的数据信号流入它们各自的FEC解码器541和542。如果FEC解码器541或542检测到相应信道(信道1或信道2)的重建数据存在大于阈值的错误，则发送重启信号501或502至相应的成帧器511或512，以唤醒成帧器用于帧定位处理。
此外，每个成帧器511或512可以被单独控制，以进入和退出功率降低状态。更具体地说，在达到了4个信道的帧定位之后，每个成帧器511或512可以声明关于对应信道的帧定位成功事件。像图1和2所更详细的描述的那样，在事件发生后，成帧器511或512可以随后进入功率降低状态。成帧器511或512将数据流提供给相应的重建逻辑531或532，其中每个信道的数据被重建并流入相应的FEC解码器541或542。如果相应的FEC解码器检测到该信道的重建数据存在大于阈值的错误，则发送重启信号501或502至相应的成帧器511或512，以将其唤醒用于帧定位处理。
图5B是根据本公开实施例的描绘了通过使用成帧器来接连地处理多个数据流的帧定位的示例性过程550的流程图。例如，过程550可以由图5A所示的成帧器511或512来执行。在551，成帧器接收可以与同一信道(例如，图5A中的信道1或2)相关联的复数个数据流。在552，初始化数据流索引i。在553，成帧器为第i个数据流执行帧定位处理。如在554所确定的，如果该第i个数据流达到帧定位，并且如555中所确定的并非定位了所有的数据流，那么在556增加数据流索引i，以及在556由成帧器继续处理下一个数据流。
如在555所确定的，如果所有的数据流都达到帧定位，那么在557帧进入功率降低状态。如果在558在信道中检测到过量的错误，则在559生成重启信号以唤醒成帧器，并重复前述的552～559。进一步，前述的551-559可以由多个成帧器在不同信道上并行执行，如图5A所示。
根据现有技术，当接收器被配置为支持多个(B个)信道时，则使用相同数量(C＝B)的成帧器，且这些成帧器被并行操作以在各个数据流中找到成帧位置，每个信道一个成帧器。这对门数目和与之相关联的功耗要求高。
根据本公开的实施例，可以使用一个成帧器来连续地执行多个(B个)信道的帧定位处理，例如从第一个信道开始，然后移动到下一个，以此类推。这减少了大量的成帧器门数目，以及与这些门的翻转相关联的所有功耗。可选地，可以折中使用2个或3个(或C个)个成帧器(C<B)。
例如，多信道接收器被配置为支持8个100GBASE-R信道，该100GBASE-R信道是使用IEEE 802.3TM-2015第91条中定义的RS-FEC子层进行FEC编码的。根据本公开，所有8个信道都可以流入单个成帧器。该成帧器逐一地(一个接一个地)筛选它们并试图为它们中的每一个获取成帧。这可以推广到任意数目的信道。一种可选的实现方式是使用2个成帧器，使得一个成帧器被分配给一半的信道(例如，信道0…3)，而另一个成帧器则被分配给另一半(信道4…7)。这两个成帧器可以并行操作。这将MART降低了2倍，但相应地增加了功率和门数目。这可以被推广到任何合适数量的成帧器。
图6A示出了根据本公开实施例的使用成帧器640以连续地处理多个信道的数据流的示例性接收器600。每个信道可以与一个或更多个物理通道(未明确示出)相关联。根据功率管理模块的控制(如图1所示)，一旦成帧器610成功达到特定信道的帧定位，则帧就可以停止该信道的帧定位处理。重建逻辑630分别为每个信道重建数据，并将重建的数据流入FEC解码器640。如果FEC解码器640检测到某个信道的重建数据存在表明该信道是“帧失调”的过量的错误，那么发送重启信号641至成帧器610，以重启为该帧失调信道的帧定位处理。重启信号可以包括信道标识的信息。
图6B是根据本公开实施例的描述了通过使用成帧器来接连地处理多个信道的数据的帧定位的示例性过程650的流程图。例如，过程650可以由图6A中的成帧器610来执行。在651，成帧器接收复数个信道的数据流。在652，初始化信道索引i。在653，成帧器为第i个信道执行帧定位过程。如在654所确定的，如果第i个信道达到帧定位，并且如步骤655中确定的并非所有的信道都是帧定位，那么在656增加索引i，以及在656由成帧器继续处理下一个信道。
如在655所确定的，如果与成帧器相关联的所有信道都达到帧定位，则在657成帧器进入功率降低状态。如果在658在被识别的信道中检测到表明该信道是“帧失调”的过量的错误，则在659生成重启信号以唤醒成帧器，从而重启在被识别的信道上的帧定位进程。当该信道再次进入帧定位后，成帧器可以回到功率降低状态。每当确定信道在帧失调，则重复前述的655和657～659。然而，将意识到的是，该讨论仅仅是示例性地，可以用任何其他合适的方式来控制成帧器以进入/退出功率降低模式。进一步，前述的651-659可以由多个成帧器在不同组的信道上并行执行。
尽管在此处已经公开了某些特定的优选实施例和方法，但对于本领域技术人员来说显而易见的是，在不偏离发明的精神和范围的情况下，可以从前述公开中对这些实施例和方法作出变化和修改。本发明旨在仅限制为所附的权利要求和适用法律的规则和原则所要求的范围。