以太网交换机的制作方法

本实用新型涉及通信领域，特别是涉及一种以太网交换机。

背景技术：

当今大型以太网交换机，功能强大，内部设计较为复杂。通常需要CPLD(CompIex ProgrammabIe LogicDevice，复杂可编程逻辑器件)芯片扩展CPU的通用输入/输出端口来实现对整板的芯片复位，温度的检测等等。所以CPLD在大型以太网交换机中较为广泛得到运用。

对于制造商来说，初始设计的CPLD产品难免会有缺陷。如果所有缺陷产品都采取召回的方式，不仅成本高昂，同时也增加了用户中断使用的时间。为了降低成本，提高用户满意度，现有方案一般都是通过加载升级软件来修复CPLD产品缺陷。即，当初始设计的CPLD芯片软件有缺陷，通过发布新的升级软件来解决。

现阶段以太网交换机内CPLD加载部分的设计是将CPLD芯片的JTAG(Joint Test Action Group，联合测试工作组)接口连接至单板内的插针上，需要拆开机箱，再通过usb-blaster下载器插在加载座上进行加载。这种设计使得以太网交换机CPLD升级加载的时候非常繁琐、不方便。

技术实现要素：

基于此，有必要针对以太网交换机内CPLD芯片加载升级文件时需要拆开机箱，操作繁琐的问题，提供一种以太网交换机。

一种以太网交换机，包括交换机壳体，封装在所述交换机壳体内的CPU、CPLD芯片和通信芯片，以及设置在所述交换机壳体上的通信接口；

所述通信接口与所述通信芯片连接；

所述通信芯片与所述CPU连接；

所述CPLD芯片的JTAG接口通过所述CPU的通用输入/输出端口与所述CPU连接，所述CPU的通用输入/输出端口模拟所述CPLD芯片相对应的JTAG接口完成对CPLD芯片的升级文件的加载。

在其中一个实施例中，所述通信芯片包括串口芯片，所述通信接口包括串口接口。

在其中一个实施例中，所述通信芯片通过所述CPU的通用异步收发传输器与所述CPU连接。

在其中一个实施例中，所述CPLD芯片通过所述CPU的通用输入/输出端口的4个端口与所述CPU连接。

在其中一个实施例中，所述CPU的通用输入/输出端口的4个端口为默认上电输出为高电平或者高阻态的端口。

在其中一个实施例中，还包括输入端与所述CPU连接，输出端与所述CPLD芯片连接的隔离模块。

在其中一个实施例中，所述通信接口是RJ45接口，所述通信芯片的型号是MAX3221。

在其中一个实施例中，所述CPU的型号是博通BCM56450。

在需要对上述以太网交换机内的CPLD芯片加载升级文件时，只需要将上位机与交换机壳体内的通信接口连接，升级文件由上位机经过交换机壳体上的通信接口传输到交换机壳体内的通信芯片，再经过通信芯片缓冲至CPU的内存，升级文件再由CPU经过CPU的通用输入/输出端口传输到CPLD芯片，完成CPLD芯片的升级文件的加载。整个加载的过程不需要拆开机箱，操作便捷。

附图说明

图1为一实施例的以太网交换机的结构示意图；

图2为另一实施例的以太网交换机的结构示意图。

具体实施方式

如图1所示，为一实施例的以太网交换机硬件连接模块示意图。一种以太网交换机1，包括交换机壳体10，封装在交换机壳体10内的CPU102、CPLD芯片(Complex Programmable Logic Device，CPLD芯片)104和通信芯片106，以及设置在交换机壳体10上的通信接口108。

具体的，交换机壳体10的材质包括但不限于塑料、金属。交换机壳体10内的CPU、CPLD芯片104和通信芯片106的位置不做限定。以太网交换机1内还包括电源模块，电源模块的型号以及与其它部件的连接方式均属于现有的技术手段，在此不再累述。CPLD芯片104是拥有标准的JTAG(Joint Test Action Group，联合测试工作组)接口110的芯片，其型号可以是EPM570T144C5N。

通信接口108与通信芯片106连接，通信芯片106与CPU102连接，CPLD芯片104的JTAG接口通过CPU的通用输入/输出端口(General Purpose Input Output)110与CPU连接，CPU的通用输入/输出端口112模拟CPLD芯片104相对应的JTAG接口110完成对CPLD芯片104的升级文件的加载。

在需要对上述以太网交换机内的CPLD芯片104加载升级文件时，将PC机与交换机的通信接口连接，打开PC机上的secureCRT软件(一款支持SSH(SSH1和SSH2)的终端仿真程序)，设置与CPU相匹配的波特率，进入至CPU的bootrom(无盘启动ROM接口)升级模式，在secureCRT传送模式中选择合适的发送模式，升级文件由PC机经过通信接口108传输到通信芯片106，再经过通信芯片106缓冲至CPU102的内存，CPU对升级文件进行数据缓冲，CPU利用通用输入/输出端口112的端口模拟CPLD芯片104相对应的JTAG接口，升级文件再由CPU经过CPU的通用输入/输出端口112传输到CPLD芯片104，完成CPLD芯片104的升级文件的加载。整个加载的过程不需要拆开机箱，操作便捷。更具体地，CPLD芯片104的升级文件为后缀名为.jbc的文件。

在一个实施例中，通信芯片106包括串口芯片，通信接口20包括串口接口。具体的，串口芯片包括但不限于20个引脚的串口芯片以及48个引脚的串口芯片。串口芯片主要负责控制串口(COM口)的工作状态，它的工作电压主要有+5V、+12V和-12V三种，串口芯片是由CPU控制的，如果串口芯片损坏，将导致相应的串口接口不能正常使用，即数据无法通过串口接口传输到其它部件去。更具体地，串口芯片位于串口接口的相邻位置，串口接口是RS232接口。

在另一个实施例中，通信芯片30通过CPU的通用异步收发传输器(Universal Asynchronous Receiver/Transmitter，UART)114与CPU102连接。CPU的通用异步收发传输器114将从通信芯片30接收到的并行数据转换成串行数据来传输。

在一个实施例中，CPLD芯片104通过CPU的通用输入/输出端口112的4个端口与CPU连接。具体的，本实施例中的通用输入/输出端口112可以是包括8端口至28端口的通用输入/输出端口，提供推挽式输出或漏极开路输出的功能。CPU的通用输入/输出端口112的其中4个端口与CPLD芯片104中的JTAG接口110中的模式选择线、时钟线、数据输入线、数据输出线相连，使得CPU与CPLD芯片相连。

在一个实施例中，CPU的通用输入/输出端口112的4个端口为默认上电输出为高电平或者高阻态的端口。具体的，本实施例中的通用输入/输出端口112可以是包括8端口至28端口的通用输入/输出端口，提供推挽式输出或漏极开路输出的功能。CPU的通用输入/输出端口112中4个默认上电输出为高电平或者高阻态的端口与CPLD芯片104中的JTAG接口110中的模式选择线、时钟线、数据输入线、数据输出线经过4个电阻相连，使得CPU102与CPLD芯片104相连，CPU与CPLD芯片之间可以进行数据传输。

如图2所示，在一个实施例中，还包括输入端与CPU连接，输出端与CPLD芯片70连接的隔离模块116。在本实施例中，隔离模块116是型号为74LCX244的隔离器。隔离模块116位于CPU102与CPLD芯片104之间，从CPU输出的数字信号传输至隔离模块116，隔离模块116将数字信号电气隔离后发送给CPLD芯片104，防止通用输入/输出端口114对CPLD芯片116的干扰，例如生产时的第一次加载或其他突发事件。

在一个实施例中，通信接口108是RJ45接口，通信芯片的型号是MAX3221。具体的，本实施例中，RJ45接口是由插头和插座组成，这两种元器件组成的连接器连接于导线之间，以实现导线的电气连续性，RJ45模块的核心是模块化插孔.镀金的导线与RJ45接口镀金的接触点可与模块化的RJ45接口的弹片间形成稳定而可靠的电气连接。RJ45接口主体设计采用整体锁定机制，当模块化插头插入RJ45接口时，插头和RJ45接口的界面外可产生最大的拉拔强度。

在一个实施例中，CPU的型号是博通BCM56450。博通BCM56450型号的CPU的通用输入/输出端口114的端口默认上电输出都是为高电平。本实施例中，博通BCM56450型号的CPU的通用输入/输出端口114中任意4个端口经过电阻与CPLD芯片104中的JTAG接口的模式选择线、时钟线、数据输入线、数据输出线相连，使得博通BCM56450与CPLD芯片相连，博通BCM56450与CPLD芯片之间可以进行数据传输。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。