增强FAR性能的方法、装置、设备及计算机可读存储介质与流程

本发明涉及通信技术领域，尤其涉及一种增强错误检错率(falsealarmratio，far)性能的方法、装置、设备及计算机可读存储介质。

背景技术：

极化码是一种基于信道极化数字信号处理技术的信道编码方案，信道极化将二进制无记忆信道，通过信道分割、信道合并操作引入相关性，从而得到一组新的具有相互依赖关系的二进制极化信道；当参与信道极化的信道数足够多时，所得到的极化信道(比特信道)的信道容量会出现极化现象，即一部分信道的容量将会趋于1，其余的则趋于0；利用这种极化现象，可将自由比特承载在信道容量高的比特信道，而在信道容量低的比特信道上承载固定比特，从而提升传输可靠性；但利用现有的技术对在比特信道上传输的极化码的信息比特进行循环冗余校验(cyclicredundancycheck，crc)时，会有错误检错情况的出现，这样就会导致far性能不够高。

技术实现要素：

有鉴于此，本发明实施例期望提供一种增强far性能的方法、装置、设备及计算机可读存储介质，在不增加crc的校验码比特的情况下，能够有效的减少错误检错情况的出现，能够显著的提高far性能。

为达到上述目的，本发明的技术方案是这样实现的：

本发明提供一种增强错误检错率far性能的方法，所述方法包括：

在多个译码路径的路径度量pm值中获取最大pm值与最小pm值，并获取所述多个译码路径中通过循环冗余校验crc的译码路径的pm值，其中，一条译码路径对应一个pm值；

根据所述通过crc的译码路径的pm值、所述最大pm值及所述最小pm值，确定判断参数；

根据所述判断参数与预设参数，确定所述通过crc的译码路径上传输的码字是否为有效码字。

上述方案中，所述根据所述判断参数与预设参数，确定所述通过crc的译码路径上传输的码字是否为有效码字，包括：

在所述判断参数小于或等于所述预设参数时，确定所述通过crc的译码路径上传输的码字为有效码字；

在所述判断参数大于所述预设参数时，确定所述通过crc的译码路径上传输的码字为无效码字。

上述方案中，所述根据所述通过crc的译码路径的pm值、所述最大pm值及所述最小pm值，确定判断参数，包括：

根据公式计算得到所述判断参数，其中，所述ξ为所述判断参数，所述θpass为所述通过crc的译码路径的pm值，所述θmax为所述最大pm值，所述θmin为所述最小pm值。

上述方案中，在所述获取所述多个译码路径中通过crc的译码路径的pm值之前，所述方法还包括：

对所述多个译码路径的pm值按照从小到大的顺序进行排序，得到排序后的多个译码路径；

对所述排序后的多个译码路径进行crc，得到所述通过crc的译码路径。

上述方案中，所述对所述排序后的多个译码路径进行crc，得到所述通过crc的译码路径，包括：

按照pm值从小到大的顺序依次对所述排序后的多个译码路径进行crc，得到所述通过crc的译码路径。

本发明还提供一种增强错误检错率far性能的装置，所述装置包括：

获取模块，用于在多个译码路径的路径度量pm值中获取最大pm值与最小pm值，并获取所述多个译码路径中通过循环冗余校验crc的译码路径的pm值，其中，一条译码路径对应一个pm值；

计算模块，用于根据所述通过crc的译码路径对应的pm值、所述最大pm值及所述最小pm值，确定判断参数；

确定模块，用于根据所述判断参数与预设参数，确定所述通过crc的译码路径上传输的码字是否为有效码字。

上述方案中，所述确定模块，具体用于在所述判断参数小于或等于所述预设参数时，确定所述通过crc的译码路径上传输的码字为有效码字；在所述判断参数大于所述预设参数时，确定所述通过crc的译码路径上传输的码字为无效码字。

本发明还提供一种增强错误检错率far性能的设备，所述设备包括：接口，总线，存储器，与处理器，所述接口、存储器与处理器通过所述总线相连接，所述存储器用于存储可执行程序，所述处理器被配置为运行所述可执行程序实现如下步骤：

在多个译码路径的路径度量pm值中获取最大pm值与最小pm值，并获取所述多个译码路径中通过循环冗余校验crc的译码路径的pm值，其中，一条译码路径对应一个pm值；

根据所述通过crc的译码路径的pm值、所述最大pm值及所述最小pm值，确定判断参数；

根据所述判断参数与预设参数，确定所述通过crc的译码路径上传输的码字是否为有效码字。

上述方案中，所述处理器被配置为运行所述可执行程序具体实现如下步骤：

在所述判断参数小于或等于所述预设参数时，确定所述通过crc的译码路径上传输的码字为有效码字；

在所述判断参数大于所述预设参数时，确定所述通过crc的译码路径上传输的码字为无效码字。

本发明还提供一种计算机可读存储介质，所述计算机可读存储介质存储有程序，所述程序可被处理器执行，以实现如权利要求1至5任一项所述的增强错误检错率far性能的方法的步骤。。

本发明提供的增强far性能的方法、装置、设备及计算机可读存储介质，通过在多个译码路径的pm值中获取最大pm值与最小pm值，并获取多个译码路径中通过crc的译码路径的pm值，其中，一条译码路径对应一个pm值；根据通过crc的译码路径的pm值、最大pm值及最小pm值，确定判断参数；根据判断参数与预设参数，确定通过crc的译码路径上传输的码字是否为有效码字；通过本方案，基于各条译码路径的pm值，辅助crc的结果，对通过crc的译码码字是否为有效码字进行检错，在不增加crc的校验码比特的情况下，即在误块率(blockerrorratio，bler)性能损失较小可忽略的情况下，与现有的检错技术相比，能够有效的减少错误检错情况的出现，能够显著的提高far性能；另外，尤其是在译码码字的码长较短的情况下，考虑到bler性能，crc的校验码比特的数量不能很多，这时为了达到对far性能的需求，就可以采用本发明提供的方法对far性能进行增强。

附图说明

图1为本发明增强far性能的方法实施例一的流程图；

图2为本发明增强far性能的方法实施例二的流程图；

图3为本发明增强far性能的方法场景实施例一的far性能比较图；

图4为本发明增强far性能的方法场景实施例二的far性能比较图；

图5为本发明增强far性能的装置实施例的结构示意图；

图6为本发明增强far性能的设备实施例的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

极化码在编码前，编码装置会针对极化码的信息比特生成crc的校验码比特；在译码装置译码完成后，会利用生成的crc的校验码比特对译码得到的信息比特进行crc，以检测译码码字是否为传输码字；如果输入的不是传输码字，比如译码码字是加性高斯白噪声(additivewhitegaussiannoise，awgn)信号，而译码码字的crc仍然被通过，就称为错误检错；显然，crc的校验码比特越多，出现错误检错的机会就会减小，那么far就会越小，far性能就会越好，但是增加crc的校验码比特会导致bler的性能损失，因此本发明提出的方案的目的是：在不增加crc的校验码比特的情况下，即在bler性能损失较小可忽略的情况下，如何提高far性能。

图1为本发明增强far性能的方法实施例一的流程图，如图1所示，本发明实施例提供的增强far性能的方法可以应用在译码装置上，其中，译码是编码的逆过程，在编码时，每一种代码，都赋予了特定的含义，即都表示了一个确定的信号或者对象；把代码状态的特定含义“翻译”出来的过程叫做译码，实现译码操作的装置称为译码装置；或者说，译码装置是可以将输入代码的状态翻译成输出信号，以表示其原来含义的电路；具体的，该方法可以包括如下步骤：

步骤101、在多个译码路径的pm值中获取最大pm值与最小pm值，并获取多个译码路径中通过crc的译码路径的pm值。

译码装置在译码装置输出的译码后的多个译码路径各自对应的路径度量(pathmetric，pm)中获取最大pm值与最小pm值，并获取多个译码路径中通过crc的译码路径的pm值，其中，一条译码路径对应一个pm值。

步骤102、根据通过crc的译码路径的pm值、最大pm值及最小pm值，确定判断参数。

译码装置根据步骤101中获取到的通过crc的译码路径对应的pm值、最大pm值及最小pm值，计算得到一个判断参数。

步骤103、根据判断参数与预设参数，确定通过crc的译码路径上传输的码字是否为有效码字。

译码装置根据步骤102中得到的判断参数与预设参数，确定通过crc的译码路径上传输的码字是否为有效码字，如果是有效码字则确定通过crc的译码路径上传输的码字为正常检测，如果是无效码字则确定通过crc的译码路径上传输的码字为非正常检测，即出现了错误检错；其中，预设参数可以根据实际需求进行设置，在此不加以限定。

译码装置在不增加crc的校验码比特的情况下，基于各条译码路径的pm值，辅助crc的结果，最终对通过crc的译码码字是否为有效码字进行检错，在不增加crc的校验码比特的情况下，即bler性能损失较小可忽略的情况下，与现有的检错技术相比，能够有效的减少错误检错情况的出现，显著的提高far性能。

本发明实施例提供的增强far性能的方法，通过在多个译码路径的pm值中获取最大pm值与最小pm值，并获取多个译码路径中通过crc的译码路径的pm值，其中，一条译码路径对应一个pm值；根据通过crc的译码路径的pm值、最大pm值及最小pm值，确定判断参数；根据判断参数与预设参数，确定通过crc的译码路径上传输的码字是否为有效码字；通过本方案，基于各条译码路径的pm值，辅助crc的结果，对通过crc的译码码字是否为有效码字进行检错，在不增加crc的校验码比特的情况下，即在bler性能损失较小可忽略的情况下，与现有的检错技术相比，能够有效的减少错误检错情况的出现，能够显著的提高far性能；另外，尤其是在译码码字的码长较短的情况下，考虑到bler性能，crc的校验码比特的数量不能很多，这时为了达到对far性能的需求，就可以采用本发明提供的方法对far性能进行增强。

为了更加体现出本发明的目的，在上述实施例的基础上，进一步的举例说明。

图2为本发明增强far性能的方法实施例二的流程图，如图2所示，本发明实施例提供的增强far性能的方法可以应用在极化码的译码装置上，针对极化码来增强far性能，该方法可以包括如下步骤：

步骤201、对多个译码路径的pm值按照从小到大的顺序进行排序，得到排序后的多个译码路径。

译码装置针对译码装置自身输出的多个译码路径，按照多个译码路径各自对应的pm值从小到大的顺序进行排序，得到排序后的多个译码路径；其中，一条译码路径对应一个pm值，即译码路径与pm值是相互对应的关系。

步骤202、对排序后的多个译码路径进行crc，得到通过crc的译码路径。

译码装置可以按照串行方式或并行方式对排序后的多个译码路径进行crc，最终得到一个通过crc的译码路径。

例如，译码装置按照pm值从小到大的顺序依次对排序后的多个译码路径进行crc，一旦有码字通过crc，则将该码字对应的译码路径确定为通过crc的译码路径，并停止译码。

crc包括了纠错功能和检错功能，其中检错功能的作用为：当输入译码装置的信号不是用户对应信号，比如awgn噪声信号时，通过crc的检错功能可以判定为无效信号。

步骤203、在多个译码路径的pm值中获取最大pm值与最小pm值，并获取多个译码路径中通过crc的译码路径的pm值。

译码装置在译码后的多个译码路径各自对应的pm值中获取最大pm值与最小pm值，并获取多个译码路径中通过crc的译码路径的pm值。

步骤204、根据通过crc的译码路径的pm值、最大pm值及最小pm值，确定判断参数。

具体的，译码装置根据公式计算得到判断参数，其中，ξ为判断参数，θpass为通过crc的译码路径的pm值，θmax为最大pm值，θmin为最小pm值。

步骤205、确定判断参数与预设参数的大小关系。

译码装置确定判断参数与预设参数的大小关系，在判断参数小于或等于预设参数时，执行步骤206；在判断参数大于预设参数时，执行步骤207。

步骤206、在判断参数小于或等于预设参数时，确定通过crc的译码路径上传输的码字为有效码字。

译码装置确定通过crc的译码路径上传输的码字为有效码字。

步骤207、在判断参数大于预设参数时，确定通过crc的译码路径上传输的码字为无效码字。

译码装置确定通过crc的译码路径上传输的码字为无效码字。

本发明实施例提供的增强far性能的方法，通过对多个译码路径的pm值按照从小到大的顺序进行排序，得到排序后的多个译码路径；对排序后的多个译码路径进行crc，得到通过crc的译码路径；在多个译码路径的pm值中获取最大pm值与最小pm值，并获取多个译码路径中通过crc的译码路径的pm值，其中，一条译码路径对应一个pm值；根据通过crc的译码路径的pm值、最大pm值及最小pm值，确定判断参数；确定判断参数与预设参数的大小关系；在判断参数小于或等于预设参数时，确定通过crc的译码路径上传输的码字为有效码字；在判断参数大于预设参数时，确定通过crc的译码路径上传输的码字为无效码字；通过本方案，基于各条译码路径的pm值，辅助crc的结果，对通过crc的译码码字是否为有效码字进行检错，在不增加crc的校验码比特的情况下，即在bler性能损失较小可忽略的情况下，与现有的检错技术相比，能够有效的减少错误检错情况的出现，能够显著的提高far性能；另外，尤其是在译码码字的码长较短的情况下，考虑到bler性能，crc的校验码比特的数量不能很多，这时为了达到对far性能的需求，就可以采用本发明提供的方法对far性能进行增强。

为了更加体现出本发明的目的，在上述实施例的基础上，进一步以场景实施例来举例说明。

场景实施例一

根据第三代合作伙伴计划(3rdgenerationpartnershipproject，3gpp)标准协议，设置信息比特数为12，用于检错的crc的校验码比特数为4，用于纠错的crc的校验码比特数为3，总的crc的校验码比特数为7，传输比特长度为48，调制方式为正交相移键控(quadraturephaseshiftkeying，qpsk)，译码算法为scl，译码路径(list)为8；进行far性能增强的具体说明如下：

译码装置输出8个译码路径，对这8个译码路径各自的pm值进行从小到大的排序，在依次进行crc，直到确定出通过crc的译码路径。

获取通过crc的译码路径对应的pm值，记为θpass，同时获取8个pm值中的最小pm值，记为θmin，以及8个pm值中的最大pm值，记为θmax。

根据公式计算得到判断参数ξ，由于θpass∈[θmin,θmax]，因此有ξ∈[0,1]；即由于译码路径对应的pm值在最小pm值与最大pm值之间，因此判断参数会在0至1之间。

译码装置设置预设参数ξthres＝0.5，对ξ与ξthres进行大小比对，如果ξ≤ξthres，则确定通过crc的译码路径的码字为有效码字；如果ξ＞ξthres，则确定通过crc的译码路径的码字为无效码字。

图3为本发明增强far性能的方法场景实施例一的far性能比较图，如图3所示，由仿真可知，与传统方法相比，采用本发明的方法，在ξthres＝0.5时可以较大的提高far性能，far从2^-4＝0.0625下降到0.025。

场景实施例二

根据3gpp标准协议，设置信息比特数为12，用于检错的crc的校验码比特数为4，用于纠错的crc的校验码比特数为3，总的crc的校验码比特数为7，传输比特长度为48，调制方式为正交相移键控(quadraturephaseshiftkeying，qpsk)，译码算法为scl，译码路径(list)为8；进行far性能增强的具体说明如下：

译码装置输出8个译码路径，对这8个译码路径各自的pm值进行从小到大的排序，在依次进行crc，直到确定出通过crc的译码路径。

获取通过crc的译码路径对应的pm值，记为θpass，同时获取8个pm值中的最小pm值，记为θmin，以及8个pm值中的最大pm值，记为θmax。

根据公式计算得到判断参数ξ，由于θpass∈[θmin,θmax]，因此有ξ∈[0,1]；即由于译码路径对应的pm值在最小pm值与最大pm值之间，因此判断参数会在0至1之间。

译码装置设置预设参数ξthres＝0，对ξ与ξthres进行大小比对，如果ξ≤ξthres，则确定通过crc的译码路径的码字为有效码字；如果ξ>ξthres，则确定通过crc的译码路径的码字为无效码字。

图4为本发明增强far性能的方法场景实施例二的far性能比较图，如图4所示，由仿真可知，与传统方法相比，采用本发明的方法，在ξthres＝0时可以较大的提高far性能，far从2^-4＝0.0625下降到0.0075。

图5为本发明增强far性能的装置实施例的结构示意图，如图5所示，本发明实施例提供的增强far性能的装置05，包括：

获取模块51，用于在多个译码路径的路径度量pm值中获取最大pm值与最小pm值，并获取所述多个译码路径中通过循环冗余校验crc的译码路径的pm值，其中，一条译码路径对应一个pm值；

计算模块52，用于根据所述通过crc的译码路径的pm值、所述最大pm值及所述最小pm值，确定判断参数；

确定模块53，用于根据所述判断参数与预设参数，确定所述通过crc的译码路径上传输的码字是否为有效码字。

可选的，所述确定模块53，具体用于在所述判断参数小于或等于所述预设参数时，确定所述通过crc的译码路径的码字为有效码字；在所述判断参数大于所述预设参数时，确定所述通过crc的译码路径上传输的码字为无效码字。

可选的，所述计算模块52，具体用于根据公式计算得到所述判断参数，其中，所述ξ为所述判断参数，所述θpass为所述通过crc的译码路径的pm值，所述θmax为所述最大pm值，所述θmin为所述最小pm值。

可选的，所述装置还包括：

排序模块54，用于对所述多个译码路径的pm值按照从小到大的顺序进行排序，得到排序后的多个译码路径；

选择模块55，用于对所述排序后的多个译码路径进行crc，得到所述通过crc的译码路径。

可选的，所述选择模块55，具体用于按照pm值从小到大的顺序依次对所述排序后的多个译码路径进行crc，得到所述通过crc的译码路径。

本实施例的装置，可以用于执行上述所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。

图6为本发明增强far性能的设备实施例的结构示意图，如图6所示，本发明实施例提供的增强far性能的设备06包括：接口61，总线62，存储器63，与处理器64，所述接口61、存储器63与处理器64通过所述总线62相连接，所述存储器63用于存储可执行程序，所述处理器64被配置为运行所述可执行程序实现如下步骤：

在多个译码路径的路径度量pm值中获取最大pm值与最小pm值，并获取所述多个译码路径中通过循环冗余校验crc的译码路径的pm值，其中，一条译码路径对应一个pm值；

根据所述通过crc的译码路径的pm值、所述最大pm值及所述最小pm值，确定判断参数；

根据所述判断参数与预设参数，确定所述通过crc的译码路径上传输的码字是否为有效码字。

可选的，所述处理器64被配置为运行所述可执行程序具体实现如下步骤：

在所述判断参数小于或等于所述预设参数时，确定所述通过crc的译码路径上传输的码字为有效码字；

在所述判断参数大于所述预设参数时，确定所述通过crc的译码路径上传输的码字为无效码字。

可选的，所述处理器64被配置为运行所述可执行程序具体实现如下步骤：

根据公式计算得到所述判断参数，其中，所述ξ为所述判断参数，所述θpass为所述通过crc的译码路径的pm值，所述θmax为所述最大pm值，所述θmin为所述最小pm值。

可选的，所述处理器64还被配置为运行所述可执行程序实现如下步骤：

对所述多个译码路径的pm值按照从小到大的顺序进行排序，得到排序后的多个译码路径；

对所述排序后的多个译码路径进行crc，得到所述通过crc的译码路径。

可选的，所述处理器64被配置为运行所述可执行程序具体实现如下步骤：

按照pm值从小到大的顺序依次对所述排序后的多个译码路径进行crc，得到所述通过crc的译码路径。

如图6所示，增强far性能的设备06中的各个组件通过总线62耦合在一起；可理解，总线62用于实现这些组件之间的连接通信，总线62除包括数据总线之外，还包括电源总线、控制总线和状态信号总线，但是为了清楚说明起见，在图6中将各种总线都标为总线62。

其中，接口61可以包括显示器、键盘、鼠标、轨迹球、点击轮、按键、按钮、触感板或者触摸屏等。

可以理解，存储器63可以是易失性存储器或非易失性存储器，也可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(rom，readonlymemory)、可编程只读存储器(prom，programmableread-onlymemory)、可擦除可编程只读存储器(eprom，erasableprogrammableread-onlymemory)、电可擦除可编程只读存储器(eeprom，electricallyerasableprogrammableread-onlymemory)、磁性随机存取存储器(fram，ferromagneticrandomaccessmemory)、快闪存储器(flashmemory)、磁表面存储器、光盘、或只读光盘(cd-rom，compactdiscread-onlymemory)；磁表面存储器可以是磁盘存储器或磁带存储器。易失性存储器可以是随机存取存储器(ram，randomaccessmemory)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的ram可用，例如静态随机存取存储器(sram，staticrandomaccessmemory)、同步静态随机存取存储器(ssram，synchronousstaticrandomaccessmemory)、动态随机存取存储器(dram，dynamicrandomaccessmemory)、同步动态随机存取存储器(sdram，synchronousdynamicrandomaccessmemory)、双倍数据速率同步动态随机存取存储器(ddrsdram，doubledataratesynchronousdynamicrandomaccessmemory)、增强型同步动态随机存取存储器(esdram，enhancedsynchronousdynamicrandomaccessmemory)、同步连接动态随机存取存储器(sldram，synclinkdynamicrandomaccessmemory)、直接内存总线随机存取存储器(drram，directrambusrandomaccessmemory)；本发明实施例描述的存储器63旨在包括但不限于这些和任意其它适合类型的存储器。

本发明实施例中的存储器63用于存储各种类型的数据以支持增强far性能的设备06的操作，这些数据的示例包括：用于在增强far性能的设备06上操作的任何计算机程序，如操作系统和应用程序等，其中，操作系统包含各种系统程序，例如框架层、核心库层、驱动层等，用于实现各种基础业务以及处理基于硬件的任务；应用程序可以包含各种应用程序，例如媒体播放器(mediaplayer)、浏览器(browser)等，用于实现各种应用业务，实现本发明实施例方法的程序可以包含在应用程序中。

上述本发明实施例揭示的方法可以应用于处理器64中，或者由处理器64实现；处理器64可能是一种集成电路芯片，具有信号的处理能力；在实现过程中，上述方法的各步骤可以通过处理器64中的硬件的集成逻辑电路或者软件形式的指令完成，上述的处理器64可以是通用处理器、数字信号处理器(dsp，digitalsignalprocessor)，或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等；处理器64可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图；通用处理器可以是微处理器或者任何常规的处理器等；结合本发明实施例所公开的方法的步骤，可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成；软件模块可以位于存储介质中，该存储介质位于存储器63，处理器64读取存储器63中的信息，结合其硬件完成前述方法的步骤。

在示例性实施例中，增强far性能的设备06可以被一个或多个应用专用集成电路(asic，applicationspecificintegratedcircuit)、dsp、可编程逻辑器件(pld，programmablelogicdevice)、复杂可编程逻辑器件(cpld，complexprogrammablelogicdevice)、现场可编程门阵列(fpga，field-programmablegatearray)、通用处理器、控制器、微控制器(mcu，microcontrollerunit)、微处理器(microprocessor)、或其他电子元件实现，用于执行前述方法。

本实施例的设备，可以用于执行上述所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。

本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质可以是fram、rom、prom、eprom、eeprom、flashmemory、磁表面存储器、光盘、或cd-rom等存储器，也可以是包括上述存储器之一或任意组合的各种设备；所述计算机可读存储介质存储有程序，所述程序可被处理器执行，以实现以下步骤：

在多个译码路径的路径度量pm值中获取最大pm值与最小pm值，并获取所述多个译码路径中通过循环冗余校验crc的译码路径的pm值，其中，一条译码路径对应一个pm值；

根据所述通过crc的译码路径的pm值、所述最大pm值及所述最小pm值，确定判断参数；

根据所述判断参数与预设参数，确定通过crc的译码路径上传输的码字是否为有效码字。

可选的，所述程序可被所述处理器执行，以具体实现以下步骤：

在所述判断参数小于或等于所述预设参数时，确定所述通过crc的译码路径上传输的码字为有效码字；

在所述判断参数大于所述预设参数时，确定所述通过crc的译码路径上传输的码字为无效码字。

可选的，所述程序可被所述处理器执行，以具体实现以下步骤：

根据公式计算得到所述判断参数，其中，所述ξ为所述判断参数，所述θpass为所述通过crc的译码路径的pm值，所述θmax为所述最大pm值，所述θmin为所述最小pm值。

可选的，所述程序还可被所述处理器执行，以实现以下步骤：

对所述多个译码路径的pm值按照从小到大的顺序进行排序，得到排序后的多个译码路径；

对所述排序后的多个译码路径进行crc，得到所述通过crc的译码路径。

可选的，所述程序可被所述处理器执行，以具体实现以下步骤：

按照pm值从小到大的顺序依次对所述排序后的多个译码路径进行crc，得到所述通过crc的译码路径。

本实施例的计算机可读存储介质，可以用于执行上述所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。