一种全双工通用同步异步串行收发器的主板的制作方法

本实用新型涉及集成电路领域，具体涉及一种全双工通用同步异步串行收发器的主板。

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背景技术：
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随看深亚微米CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)集成电路生产工艺的不断进步，目前可以把复杂的微控制器(MCU)内核集成在一块芯片上，同时留有足够的硅片面积用于实现复杂的存储器和外设逻辑。过去用于高端32位和64位CPU的设计方法和结构现在已经能够有效的用于低价8位微控制器系统。利用这些功能强大而且便宜的微控制器使得系统的集成度不断提高，同时也大大增强了微处理器数据处理及流程控制的能力。丰富的外设，使得单片机能够更方便的与外部进行联系，并可执行内部任务。

近年来，越来越多的微控制器运用到社会生活的各个领域，对国民经济的发展起到了必不可少的促进作用，如何解决与异步串行数据格式的外部设备之间进行全双工数据交换，是现阶段的主要问题。

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技术实现要素：
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本实用新型旨在提供一种通过寄存器的配置，实现IP工作在异步串行或同步串行，并能提供可选中断的全双工通用同步异步串行的主板。

本实用新型采用的技术方案如下：一种全双工通用同步异步串行收发器的主板，包括：

用于产生在异步模式使用的收发波特率以及同步模式下做主机使用发送数据时产生波特率，并提供同步输出时钟的波特率生成模块；

用于根据IP配置，工作在同步模式下，输出同步时钟，异步模式下，不输出时钟的输出同步时钟控制SCL KO；

用于根据用于根据IP配置，工作在同步模式下，采用外部输入的时钟作为接收串转并时钟使用、工作异步模式下，采用内部波特率产生模块提供的时钟完成串转并的输入时钟控制SCL KI；

用于根据配置发送时，根据时钟将数据完成并转串功能，接收时，根据时钟完成将串转并功能的串口控制模块；

用于缓存上位机待发送数据的发送FIFO，所述串口控制模块从发送FIFO中取出并行数据，转换为串行数据发送出去；

用于将串口控制模块接收到的串行数据转换为并行数据后，存储在FIFO中，供上位机读取的接收FIFO；

用于配置主板，使其能收发、配置工作模式的配置寄存器；

所述波特率生成模块的输出端分别与串口控制模块和输出同步时钟控制SCL KO的输入端连接；在所述主板上还加装有多路开关Mux，所述输入时钟控制CSK KI的输出端与多路开关Mux的输入端连接，所述波特率生成模块的输出端通过多路开关Mux与配置寄存器的控制端连接；所述配置寄存器分别与接收FIFO和发送FIFO连接。

进一步的，所述配置寄存器包括接收移位寄存器和发送移位寄存器,所述波特率生成模块的输出端通过多路开关Mux分别与接收移位寄存器和发送移位寄存器的控制端连接。

进一步的，所述接收移位寄存器的输出端与接收FIFO的输入端连接，所述发送FIFO的输出端与发送移位寄存器的输入端连接。

进一步的，所述接收FIFO和发送FIFO通过线路与内部I/O总线连接。

本实用新型通过设计带有可选中断支持的全双工通用同步异步串行收发器的主板，通过设置相应的配置寄存器进行管理，可以方便的实现同步异步串行收发功能。

〖附图说明〗

本实用新型将通过例子并参照附图的方式说明，其中：

图1是本实用新型的结构框图。

〖具体实施方式〗

下面结合附图，对本实用新型作详细的说明。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

如图1所示，一种全双工通用同步异步串行收发器的主板，包括：

用于产生在异步模式使用的收发波特率以及同步模式下做主机使用发送数据时产生波特率，并提供同步输出时钟的波特率生成模块；

用于根据IP配置，工作在同步模式下，输出同步时钟、异步模式下，不输出时钟的输出同步时钟控制SCL KO；

用于根据用于根据IP配置，工作在同步模式下，则采用外部输入的时钟作为接收串转并时钟使用、工作异步模式下，则采用内部波特率产生模块提供的时钟完成串转并的输入时钟控制SCL KI；

用于根据配置发送时，根据时钟将数据完成并转串功能，接收时，根据时钟完成将串转并功能的串口控制模块；

用于缓存上位机待发送数据的发送FIFO，所述串口控制模块从发送FIFO中取出并行数据，转换为串行数据发送出去；

用于将串口控制模块接收到的串行数据转换为并行数据后，存储在FIFO中，供上位机读取的接收FIFO；

用于配置主板，使其能收发、配置工作模式的配置寄存器，所述配置寄存器包括接收移位寄存器和发送移位寄存器；

所述波特率生成模块的输出端分别与串口控制模块和输出同步时钟控制SCL KO的输入端连接；在所述主板上还加装有多路开关Mux，所述输入时钟控制CSK KI的输出端与多路开关Mux的输入端连接，所述波特率生成模块的输出端通过多路开关Mux分别与接收移位寄存器和发送移位寄存器的控制端连接；所述接收移位寄存器的输出端与接收FIFO的输入端连接，所述发送FIFO的输出端与发送移位寄存器的输入端连接；所述接收FIFO和发送FIFO通过线路与内部I/O总线连接。

在本实施例中，将全双工通用同步异步串行收发器的主板，通过异步总线接口与上位机CPU相连，即由CPU通过异步总线对IP进行控制，CPU首先配置全双工通用同步异步串行收发器的主板工作在异步还是同步模式下，再根据需要，是否开启中断、奇偶位校验等功能。

本实用新型工作时，当需要工作在异步串行方式时，通过CPU配置相应的工作模式寄存器，再根据双方波特率的选择，配置相应的分频寄存器，产生相应的波特率，以及是否需要使用奇偶校验，配置完成相应寄存器后，可以先使能收发使能位，再写发送数据进入待发送FIFO。或者先写发送数据FIFO，再使能收发使能。IP即能自动完成对发送缓存写入的数据，及将接收并解串的数据存入接收FIFO中，供上位机CPU读取。

本实用新型工作时，当需要工作在同步串行方式时，通过CPU配置相应的工作模式寄存器，再根据其是做主还是从，以及采用内部时钟收发还是采用外部设备发送来的时钟。若采用内部时钟，则还需要配置波特率寄存器，若采用外部时钟，则配置相应的控制寄存器。配置完成相应寄存器后，可以先使能收发使能位，再写发送数据进入待发送FIFO。或者先写发送数据FIFO，再使能收发使能。IP即能自动完成对发送缓存写入的数据，及将接收并解串的数据存入接收FIFO中，供上位机CPU读取。

以上实施例仅为充分公开而非限制本实用新型，凡基于本实用新型的创作主旨、未经创造性劳动的等效技术特征的替换，应当视为本申请揭露的范围。