从接收数据信号中恢复信号时钟的接收器以及在接收器中实施的时钟恢复方法与流程

交叉参考

本申请要求2017年11月10日递交的发明名称为“从接收数据信号中恢复信号时钟的接收器以及在接收器中实施的时钟恢复方法”的第15/809,065号美国专利申请案的在先申请优先权，其全部内容以引用的方式并入本文中。

本发明涉及数字通信技术领域，尤其涉及一种在接收器中实施的从接收数据信号中恢复时钟的方法以及一种实施时钟恢复方法的接收器。

背景技术：

在许多技术中，数字数据流传输时不存在时钟信号，因此需要在接收端进行时钟恢复，才能重新得到已传输数据。最后，接收器从近似参考频率中生成时钟，然后将生成的时钟与数据流进行相位校准。这个过程称为时钟数据恢复(clock-datarecovery，cdr)。

为了实现cdr，已经开发了多种技术。但是，现有技术需要占用空间并消耗功率的复杂接收机前端组件。

技术实现要素：

当前技术的目标是改善例如在数字通信技术背景下使用的传统时钟恢复方案中存在的至少一些不便之处。

一般来说，当前技术提供了一种时钟恢复技术，所述技术检测可以指示恢复时钟与信号时钟之间的重要偏移的极早和极晚边缘转变。除了使用早和晚转变来调整恢复时钟的相位之外，需要特别关注极早和极晚边缘转变的检测。一方面，检测极早和极晚转变以及使用分配给早/晚转变和极早/极晚转变的不同权重系数可以减少接收器上的模拟前端的尺寸、复杂度和功耗，而不会降低时钟恢复性能。当前技术适用于各种数字通信技术，包括但不限于电通信技术和光通信技术。

根据当前技术的一方面，提供了一种在接收器中实施的从接收数据信号中恢复信号时钟的方法。所述方法包括：根据所述接收器中恢复的时钟，检测所述接收数据信号的连续数据样本之间的多个连续边缘转变；基于分配给所述多个连续边缘转变中的至少一些边缘转变的权重的组合，调整所述恢复时钟，其中，(1)每个极早转变分配有第一符号的第一权重，(2)每个早转变分配有第一符号的第二权重，(3)每个晚转变分配具有与所述第一符号相反的第二符号的第三权重，(4)每个极晚转变分配有所述第二符号的第四权重。

在当前技术的一些实施方式中，所述方法还包括：基于所述权重的所述组合从相位误差指示中推导出时钟调整。

在当前技术的一些实施方式中，调整所述恢复时钟包括：当给定相位误差指示表明所述恢复时钟的相位在所述信号时钟的相位之前时，延迟所述恢复时钟；以及当所述给定相位误差指示表明所述恢复时钟的所述相位在所述信号时钟的所述相位之后时，提前所述恢复时钟。

在当前技术的一些实施方式中，所述第二和第三权重具有第一大小，所述第一和第四权重具有大于所述第一大小的第二大小。

在当前技术的一些实施方式中，所述方法还包括：对连续相位误差指示进行滤波以提供长期时钟相位调整，其中，基于所述相位误差指示来调整所述恢复时钟包括：基于所述长期时钟相位调整，调整所述恢复时钟。

在当前技术的一些实施方式中，将每个相位误差指示确定为以下之一：当极早转变的次数超过极晚转变的次数时，等于所述第一权重；当极晚转变的次数超过极早转变的次数时，等于所述第四权重；当早转变的次数超过晚转变的次数同时极早转变的次数等于极晚转变的次数时，等于所述第二权重；当晚转变的次数超过早转变的次数同时极早转变的次数等于极晚转变的次数时，等于所述第三权重；以及当晚转变的次数等于早转变的次数同时极早转变的次数等于极晚转变的次数时，等于中间值。

在当前技术的一些实施方式中，确定每个相位误差指示还包括：确定分配给所述至少一些边缘转变的所述权重之和。

在当前技术的一些实施方式中，确定每个相位误差指示还包括：将分配给所述至少一些边缘转变的所述权重之和除以平均因子。

在当前技术的一些实施方式中，所述恢复时钟包括边缘时钟和数据时钟，所述边缘时钟和数据时钟共享同一频率、间隔相位差；检测所述接收数据信号的所述连续数据样本之间的所述多个连续边缘转变中的给定边缘转变包括：在所述数据时钟的第一次转变时，确定所述接收数据信号的第一值；在紧接所述数据时钟的所述第一次转变之后的所述边缘时钟的转变时，确定所述数据信号的第二值；在紧接所述边缘时钟的所述转变之后的所述数据时钟的第二次转变时，确定所述接收数据信号的第三值，其中，通过将所述接收数据信号的所述第一、第二和第三值输入到包含边缘转变类别的映射表，对所述给定边缘转变进行分类，所述边缘转变类别根据所述接收数据信号的所述第一、第二和第三值变化而变化。

在当前技术的一些实施方式中，所述方法还包括：通过将所述接收数据信号的所述第一值与高阈值、中间阈值和低阈值进行比较，解码第一数据样本，其中，如果所述第一值大于所述高阈值，所述第一数据样本等于第一逻辑值；如果所述第一值小于所述高阈值且大于所述中间阈值，所述第一数据样本等于则第二逻辑值；如果所述第一值小于所述中间阈值且大于所述低阈值，所述第一数据样本等于第三逻辑值；以及如果所述第一值小于所述低阈值，所述第一数据样本等于第四逻辑值；通过将所述接收数据信号的所述第三值与所述高阈值、所述中间阈值和所述低阈值进行比较，解码第二数据样本，其中，如果所述第三值大于所述高阈值，所述第一数据样本具有所述第一逻辑值；如果所述第三值小于所述高阈值且大于所述中间阈值，所述第一数据样本具有所述第二逻辑值；如果所述第三值小于所述中间阈值且大于所述低阈值，所述第一数据样本具有所述第三逻辑值；以及如果所述第三值小于所述低阈值，所述第一数据样本具有所述第四逻辑值；通过将所述接收数据信号的所述第二值与所述中间阈值进行比较，估计所述给定边缘转变处的给定边缘样本，其中，如果所述第二值大于所述中间阈值，所述给定边缘样本等于第五逻辑值；如果所述第二值小于所述中间阈值，则所述给定边缘样本等于第六逻辑值。

在当前技术的一些实施方式中，所述第一逻辑值为(1，1)；所述第二逻辑值为(1，0)；所述第三逻辑值为(0，1)；所述第四逻辑值为(0，0)；所述第五逻辑值为(1)；以及所述第六逻辑值为(0)。

在当前技术的一些实施方式中，在所述映射表中，当所述第一数据样本等于所述第四逻辑值，所述第二数据样本等于所述第二逻辑值，并且所述给定边缘样本等于所述第五逻辑值时，将所述给定边缘转变分类为极晚转变；当所述第一数据样本等于所述第一逻辑值，所述第二数据样本等于所述第三逻辑值，并且所述给定边缘样本等于所述第六逻辑值时，将所述给定边缘转变分类为极晚转变；当所述第一数据样本等于所述第三逻辑值，所述第二数据样本等于所述第一逻辑值，并且所述给定边缘样本等于所述第六逻辑值时，将所述给定边缘转变分类为极早转变；当所述第一数据样本等于所述第二逻辑值，所述第二数据样本等于所述第四逻辑值，并且所述给定边缘样本等于所述第五逻辑值时，将所述给定边缘转变分类为极早转变；当所述第一数据样本等于所述第四逻辑值，所述第二数据样本等于所述第一逻辑值，并且所述给定边缘样本等于所述第六逻辑值时，将所述给定边缘转变分类为早转变；当所述第一数据样本等于所述第四逻辑值，所述第二数据样本等于所述第一逻辑值，并且所述给定边缘样本等于所述第五逻辑值时，将所述给定边缘转变分类为晚转变；当所述第一数据样本等于所述第一逻辑值，所述第二数据样本等于所述第四逻辑值，并且所述给定边缘样本等于所述第五逻辑值时，将所述给定边缘转变分类为早转变；当所述第一数据样本等于所述第一逻辑值，所述第二数据样本等于所述第四逻辑值，并且所述给定边缘样本等于所述第六逻辑值时，将所述给定边缘转变分类为晚转变；在所述第一数据样本、所述第二数据样本和所述给定边缘样本的其他组合中将所述给定边缘转变分类为未知。

在当前技术的一些实施方式中，所述接收器从四分之一速率接收器和高阶接收器中选择。

在当前技术的一些实施方式中，所述接收器以四分之一速率工作；所述恢复时钟具有四个不同相位；根据四个连续恢复时钟相位，检测所述多个连续边缘转变中的四个连续边缘转变。

根据当前技术的另一方面，提供了一种接收器，包括：模拟前端，用于从通道接收数据信号；串联至并联转换器模块，包括至少一个边缘锁存器，用于：根据恢复时钟，检测所述接收数据信号的连续数据样本之间的多个连续边缘转变；以及时钟数据恢复(clock-datarecovery，cdr)模块，用于：基于分配给所述多个连续边缘转变中的至少一些边缘转变的权重的组合，生成所述恢复时钟，其中(1)每个极早转变分配分配有第一符号的第一权重，(2)每个早转变分配有所述第一符号的第二权重，(3)每个晚转变分配有与所述第一符号相反的第二符号的第三权重，(4)每个极晚转变分配有所述第二符号的第四权重。

在当前技术的一些实施方式中，所述cdr模块还用于：基于所述权重的所述组合从相位误差指示中推导出时钟调整。

在当前技术的一些实施方式中，所述cdr模块包括：相位检测逻辑模块，用于：对所述至少一些边缘转变进行分类，将所述第一、第二、第三和第四权重分配给所述至少一些边缘转变中的每个边缘转变，以及确定所述相位误差指示；滤波器，用于对多个连续相位误差指示进行滤波，以生成时钟相位控制信号；时钟相位调整模块，用于：根据所述时钟相位控制信号，生成所述恢复时钟。

在当前技术的一些实施方式中，所述时钟相位调整模块还包括：时钟产生器，用于产生基本时钟信号；以及相位内插器模块，用于：根据所述时钟相位控制信号修改所述基准时钟信号的相位，生成所述恢复时钟。

在当前技术的一些实施方式中，所述时钟相位调整模块还包括振荡器，用于：响应于所述时钟相位控制信号而生成所述恢复时钟。

在当前技术的一些实施方式中，所述cdr模块还用于：基于分配给所述至少一些边缘转变的所述权重的多个连续组合，确定多个连续相位误差指示。

在当前技术的一些实施方式中，所述恢复时钟包括四个边缘时钟相位；以及所述至少一个边缘锁存器包括四个边缘锁存器，所述四个边缘锁存器分别用于：根据所述四个边缘时钟相位中的相应一个边缘时钟相位，检测所述多个连续边缘转变中的每第四个边缘转变。

在当前技术的一些实施方式中，所述接收器还包括提供中间阈值的第一参考模块，所述四个边缘锁存器中的每个边缘锁存器通过将所述数据信号的电平与所述中间阈值进行比较，检测所述多个连续边缘转变中的每第四个边缘转变。

在当前技术的一些实施方式中，所述接收器还包括提供高阈值的第二参考模块和提供低阈值的第三参考模块，其中，所述恢复时钟还包括与所述四个边缘时钟相位对应的四个数据时钟相位，每一对包括相隔相位差的一个数据时钟相位和一个对应的边缘时钟相位；所述模拟前端还包括第一、第二和第三组数据锁存器，所述第一、第一、第二和第三组数据锁存器中的每组数据锁存器包括四个数据锁存器；所述第一组数据锁存器中的四个数据锁存器中的每个数据锁存器用于：根据所述四个数据时钟相位中的相应一个数据时钟相位，将所述数据信号的所述电平与所述高阈值进行比较；所述第二组数据锁存器中的四个数据锁存器中的每个数据锁存器用于：根据所述四个数据时钟相位中的相应一个数据时钟相位，将所述数据信号的所述电平与所述中间阈值进行比较；以及所述第三组数据锁存器中的四个数据锁存器中的每个数据锁存器用于：根据所述四个数据时钟相位中的相应一个数据时钟相位，将所述数据信号的所述电平与所述低阈值进行比较。

在当前技术的一些实施方式中，所述接收器还包括：温度计到二进制转换器，用于将所述第一、第二和第三组数据锁存器的比较结果合并为四对连续比特，每对连续比特包括最高有效位和最低有效位，指示相应数据样本的值；第一串联至并联转换器，用于将指示连续数据样本的值的多个连续最高有效位合并为第一字；第二串联至并联转换器，用于将指示连续数据样本的值的多个连续最低有效位合并为第二字；以及第三串联至并联转换器，用于将来自所述四个边缘锁存器的多个连续比较结果合并为第三字，其中，所述cdr模块还用于：根据所述第一、第二和第三字的内容，对所述多个连续边缘转变渡中的所述至少一些边缘转变进行分类。

在当前技术的一些实施方式中，所述第一、第二和第三词都是32比特字。

根据当前技术的又一方面，提供了一种非瞬时性计算机可读介质，其上存储有计算机可执行指令，所述计算机可执行指令在执行时使得处理器：接收数据信号的连续数据样本之间的多个连续边缘转变的指示；将所述多个连续边缘转变中的至少一些边缘转变分类为极早、早、晚或极晚转变；；将(1)第一符号的第一权重分配给每个极早转变，将(2)所述第一符号的第二权重分配给每个早转变，将(3)与所述第一符号相反的第二符号的第二权重分配给每个晚转变，以及将(4)所述第二符号的第四权重分配给每个极晚转变；根据分配给所述至少一些边缘转变的所述权重的组合，确定相位误差指示；以及根据所述相位误差指示，确定时钟相位调整。

在当前技术的一些实施方式中，所述非瞬时性计算机可读介质上还存储有计算机可执行指令，所述计算机可执行指令在执行时使得所述处理器：根据分配给所述至少一些边缘转变的所述权重的多个连续组合，确定多个连续相位误差指示；以及在生成多个连续时钟相位调整中的每一个时钟相位调整之前，对所述多个连续相位误差指示进行滤波。。

当前技术的实施方式都具有至少一个上述提及的目标和方面，但不一定具有所有这些目标和方面。应当理解，当前技术中试图实现上述提及的目标所产生的一些方面可能不满足所陈述的目标，而一些方面可能满足本文未具体陈述的其它目标。

通过以下描述、附图和所附权利要求书，可以明显看出当前技术实施方式的附加特征、替代特征、方面和优点。

附图说明

本发明实施例将仅通过举例结合附图进行描述，其中：

图1a和图1b分别表示接收器处接收的二进制符号与四进制符号之间的转变；

图2a示出了经过通道进行通信的发射器和接收器的框图；

图2b是在图2a所示的接收器中实施的时钟数据恢复(clockdatarecovery，cdr)模块的框图；

图3是根据一个实施方式的4-pam接收器中的串联至并联(serialtoparallel，s2p)转换器的框图；

图4是根据一个实施方式的nrz接收器中的串联至并联(serialtoparallel，s2p)转换器的框图；

图5a和图5b表示四进制符号之间的可能转变的不同子集；

图6是根据另一个实施方式的4-pam接收器中的串联至并联(serialtoparallel，s2p)转换器的框图；

图7是根据一个实施例的示出在接收器中实施的从接收数据信号中恢复信号时钟的方法的操作的时序图；

图8是根据一个实施例的cdr模块的框图；

图9a和图9b是示出接收器中三种不同配置对应的时钟恢复和跟踪性能的曲线图；

图10a和图10b是示出图9a和图9b分别所示的两种配置对应的时钟恢复和跟踪性能的更多曲线图；

图11a和图11b概括了cdr在图10a和图10b中分别锁定时的时钟相位控制信号的变化；以及

图12a和图12b提供了使用各种接收器和鉴相器实施方式来比较抖动跟踪性能的曲线图。

相似数字在各种附图上表示相似特征。

具体实施方式

本发明的各个方面通常解决与用于从接收数据信号中恢复时钟的接收机前端组件的复杂度和功耗相关的一个或多个问题。

在4级脉冲幅度调制(pulseamplitudemodulation，pam)接收器和高速光数据接收器等接收器中实施的传统时钟恢复方案需要复杂的前端架构，这些架构占用接收芯片内的大量区域并且消耗大量功率。

现在参考附图，图1a和图1b分别表示接收器处接收的二进制符号与四进制符号之间的转变。在图1a中，时间(n-1)和时间(n)的数据样本，标识为“d[n-1]”和“d[n]”，可以具有逻辑值0或1。d[n-1]与d[n]之间的时延称为单位间隔(unitinterval，ui)，数据样本d[n-1]和d[n]最容易在对应ui的中心检测到。在时间(n-1)与时间(n)之间，数据样本的逻辑值可以保持不变，也可以从0变到1或从1变到0。接收器侧将数据样本的值的这些变化理解为接收器出于时钟恢复目的而使用的物理转变(即电转变或光转变)。在没有限制的情况下，出于说明目的，逻辑值为1的数据样本可以由+3伏特的符号电压来表示，逻辑值为0的数据样本可以由-3伏特的符号电压来表示。如果d[n-1]为逻辑值1，d[n]为逻辑值0，则符号电压经过d[n-1]与d[n]之间的0伏特阈值10。假设接收d[n-1]和d[n]时没有任何时间抖动或其它失真，则在理想时间12，即连续ui之间边缘处的理想转变时的时间，转变经过0伏特阈值。在每个数据样本之间，接收器根据内部时钟来检测边缘样本e[n-1]，并使用这些边缘样本e[n-1]将内部时钟(以下称为“恢复时钟”)与承载连续数据样本d[n-1]和d[n]的信号中固有的时钟(以下称为“信号时钟”)进行校准。一旦恢复时钟与信号时钟同步，接收器可以最佳地检测数据样本d[n-1]和d[n]。

如果d[n]与d[n-1]相同，则接收器侧没有可用的电压变化或其它物理转变进行时钟恢复。假设每个连续数据样本为逻辑值1或逻辑值0的概率相等，则图1a所示的二进制流的转变密度为50％。

在图1b中，数据样本d[n-1]和d[n]分别携带两(2)个比特，与4-pam信号等的情况一样。在没有限制的情况下，出于说明目的，逻辑值为(1，1)的数据样本可以由+3伏特的符号电压来表示，逻辑值为(1，0)的数据样本可以由+1伏特的符号电压来表示，逻辑值为(0，1)和(0，0)的数据样本分别由-1伏特和-3伏特的符号电压来表示。假设符号值的概率密度相同，如果d[n]与d[n-1]的值有75％次不同，则转变密度为75％。然而，在这75％转变之中，接收器只能使用其中的一部分转变进行时钟恢复。

出于时钟恢复目的，接收器在ui的中间，即在理想时间12对电压进行采样只能辨别三(3)个阈值中的一个阈值对应的电压，即高阈值14对应+2伏特，中间阈值16对应0伏特，低阈值18对应-2伏特。例如，在(1，1)时的d[n-1]与(0，1)时的d[n]之间存在转变的情况下，理想时间12时的电压约为+1伏特，不接近阈值14、16和18中的任一个。因此，在理想时间12将+1伏特值与阈值14、16和18进行比较无法为恢复时钟与信号时钟之间的相位校准提供信息。

由于这些原因，表1仅示出了接收器进行时钟恢复可以使用的转变。

表1

因此，虽然使用四进制符号时的转变密度为75％，但接收器可以进行时钟恢复而使用的转变密度仅为50％，因为只有表1中确定的那些转变在理想时间12基本位于阈值14、16或18中的一个阈值上。当接收器使用三(3)个电压阈值时，对于图1a所示的二进制符号和图1b所示的四进制符号的情况而言，时钟恢复带宽是相同的。

如图1b所示，连续ui之间的转变假设恢复时钟与信号时钟之间存在理想的相位校准。如果恢复时钟早或晚，则不在ui的中心对数据样本d[n-1]和d[n]的符号电压进行估计，因此解码数据样本时可能会出错。由于这个原因，接收器试图将恢复时钟与接收4-pam信号的信号时钟进行正确、快速校准。

图2a示出了经过通道40进行通信的发射器20和接收器50的框图。图2b是在图2a所示的接收器中实施的时钟数据恢复(clockdatarecovery，cdr)模块的框图。并未示出发射器20和接收器50中的所有元件。对图2a和图2b进行了简化，主要图示了接收器50中的用于时钟恢复的元件。发射器20接收n相数据信号22，其中，相位n的数量可以为1、2、4等。发射器20将n相数据信号22转换成单相模拟数据信号24，以在通道40上进行传输。通道40向接收器50下发模拟数据信号42，接收器50同样将模拟数据信号42转换成n相数据信号52。

发射器20包括连接到缓冲器28的锁相环(phaselockedloop，pll)26。缓冲器28的输出30向并联至串联(paralleltoserial，p2s)转换器32提供定时，p2s转换器32将n相数据信号22转换成单相数据信号34。数模转换器(digitaltoanalog，dac)36将数据信号34转换成模拟信号，dac36将模拟数据24放置在通道40上。通道40可以是电缆或印刷电路板走线等，将符号间干扰(intersymbolinterference，isi)和随机相位抖动添加到模拟数据信号24中，从而产生接收器50侧接收的模拟数据信号42。

接收器50包括模拟前端(analogfront-end，afe)54、串联至并联(serialtoparallel，s2p)转换器模块56和时钟数据恢复(clockdatarecovery，cdr)模块58。afe54侧接收模拟数据信号42。在光数据通信应用中，afe54将模拟数据信号42转换成电信号。afe54可以包括均衡器(未示出)，例如连续时间线性均衡器(continuoustimelinearequalizer，ctle)，均衡器能够将通道40在模拟数据信号42中引入的至少一些失真消除掉。向s2p转换器模块56输入afe54的输出afeout62，本文下面对s2p转换器模块56的功能进行详细描述。

在一个实施方式中，cdr模块58包括相位检测(phasedetection，pd)逻辑模块802、环路滤波器804和时钟相位调整模块806。s2p转换器56与cdr58中的组件之间形成一个环路，构成了递归时钟恢复装置，该装置试图将来自cdr模块58的恢复时钟信号与模拟数据信号42的信号时钟进行同步。这些恢复时钟信号包括从相位内插器808输出的数据时钟(clkd)和边缘时钟(clke)。s2p转换器模块56包括多个边缘锁存器和数据锁存器(如后续图所示)，它们使用时钟信号clkd和clke提供的定时信息来检测模拟数据信号42的连续数据样本，例如d[n-1]和d[n]之间的转变。

在s2p转换器模块56中，数据锁存器基于在每个ui的中心确定的符号电压，提供最高和最低有效位。这些输出称为dmsb和dlsb(数据，最高和最低有效位)，接收器50使用它们将每个数据样本d[n]恢复为一对比特(dmsb，dlsb)。边缘锁存器基于在每个ui的边缘，理想情况下在与连续数据样本d[n-1]和d[n]之间转变的中间对应的时间12处确定的符号电压，提供最高和最低有效位。这些输出称为emsb和elsb(边缘，最高和最低有效位)，接收器50使用它们将每个边缘样本e[n-1]恢复为一对比特(emsb，elsb)。再次参考图1b及其描述，当符号边缘处的符号电压接近(刚好大于或刚好小于)三(3)个阈值14、16和18中的一个阈值时，接收器50可以辨别这些电压。在一个实施方式中，这三个阈值分别设为+2伏特、0伏特和-2伏特。在一个实施方式中，s2p转换器模块56将输出dmsb、dlsb、emsb和eisb分组为字，例如32比特字。

将值dmsb、dlsb、emsb和elsb作为cdr模块58中的pd逻辑模块802的输入。dmsb和dlsb用于恢复从发射器20接收的信息。pd逻辑模块802使用值dmsb、dlsb、emsb和elsb来确定恢复时钟(clkd，clke)相对于接收模拟数据信号42的信号时钟的相位(即时间位置)。从s2p转换器模块56提供的一对给定dmsb，dlsb中，pd逻辑模块802获知给定d[n-1]表示(1，1)、(1，0)、(0，1)或(0，0)中的一个，或者相当于获知符号电压为+3伏特、+1伏特、-1伏特或-3伏特。pd逻辑模块802以相同的方式记录下一个d[n]的值。pd逻辑模块802还获知在d[n-1]与d[n]之间检测到的边缘样本e[n-1]大于+2伏特的高阈值14(emsb为1，elsb为1，e[n-1]为3)、在高阈值14与0伏特的中间阈值16之间(emsb为1，elsb为0，e[n-1]为2)、在中间阈值16与-2伏特的低阈值18之间(emsb为0，elsb为1，e[n-1]为1)，或小于低阈值18(emsb为0，elsb为0，e[n-1]为0)。

pd逻辑模块没有使用dmsb和dlsb的几种组合进行时钟恢复。表2示出了未使用的转变。

表2

与e[n-1]一起使用的d[n-1]与d[n]之间的其它组合可确定恢复时钟是早还是晚，如表3所示。

表3

例如，考虑从表示(0，0)的d[n-1]转变到表示(0，1)的d[n]，参见图1b，假设电压测量存在准确定时，恢复时钟与模拟数据信号42的信号时钟进行理想同步，则电压应等于低压阈值18，即-2伏特。实际上，测得的电压通常会略大于或小于低压阈值18。如果电压小于低压阈值18(即小于-2伏特)，则边缘样本e[n-1]设为零。这表明恢复时钟至少比理想时间12稍早一些。反之亦然，如果电压超过低压阈值18，则e[n-1]设为1，表明恢复时钟至少比理想时间12稍晚一些。

表3中未示出一些e[n-1]值。例如，当d[n-1]和d[n]分别设为(0，0)和(0，1)时，e[n-1]不会设为2或3，除非在对e[n-1]进行采样时，4-pam接收器侧输入的信号中存在强瞬态误差电压。pd逻辑模块802可以直接上忽略这些组合。

根据表3，pd逻辑模块802基于连续值dmsb、dlsb、emsb和elsb不断估计来自时钟相位调整模块806的时钟信号clkd和clke是早还是晚。pd逻辑模块802使用简单的传统算法来输出向环路滤波器804输入的连续相位误差指示810。例如，pd逻辑模块802可以在来自相位内插器808的时钟信号分别为早或晚时，输出负或正相位误差指示810，早晚是根据在最后一个ui中从s2p转换器模块56获得的信息来确定的。或者，pd逻辑模块802可以将在预定数量的ui内从s2p转换器模块56获得的信息作为每个相位误差指示810的基础。

通道40在模拟数据信号42中引入的相位抖动和漂移预计会使得pd逻辑模块802在“早”和“晚”相位误差指示810之间交替。在环路滤波器804中，对连续相位误差指示810进行滤波，以长期确定恢复时钟的相位。环路滤波器804输出时钟相位调整模块806侧接收的时钟相位控制信号812。图2b示出了时钟相位调整模块806的两(2)个可选实施方式。在一个实施方式中，时钟相位调整模块806包括时钟发生器，时钟发生器包括耦合到缓冲器820的pll818。时钟发生器产生向相位内插器808输入的基准时钟信号816。相位内插器808用于修改基准时钟信号816的相位，以生成恢复时钟。在另一个实施方式中，时钟相位调整模块806包括振荡器，例如压控振荡器或数控振荡器(voltagecontrolledoscillator/digitallycontrolledoscillator，vco/dco)814。根据实施方式，向相位内插器808或vco/dco814输入时钟相位控制信号812，从而生成边缘时钟信号(clke)和数据时钟信号(clkd)。分别向s2p转换器模块56中的边缘锁存器和数据锁存器输入clke和clkd，从而输出emsb、elsb、dmsb和dlsb。

clke和clkd要么已经从信号时钟中恢复，要么当前正在从信号时钟中恢复。clke和clkd共享同一频率，间隔相位差，使得clkd要与数据样本d[n-1]和d[n]对准，而clke要以连续数据样本之间的边缘为中心。clkd也可以理解为“数据时钟信号”，因为它是用于估计数据样本d[n-1]和d[n]的值。在本发明中，术语“恢复时钟”可与术语clkd和clke互换使用。

图3是根据一个实施方式的4-pam接收器50中的串联至并联(serialtoparallel，s2p)转换器的框图。s2p转换器模块56包括1：ms2p转换器100，其中，“m”表示接收器50的工作速率。在非限制性示例中，接收器50可以在四分之一速率(m＝4)下工作。s2p转换器模块56还包括m：ns2p转换器102，s2p转换器102成组输出dmsb、dlsb、emsb和elsb中的每一个，每组包括与n个连续ui对应的n个符号。

clkd和clke具有m个相位，例如在接收器50的工作速率为四分之一速率的实施方式中具有四(4)个相位。在每个符号d[n]表示两(2)个比特的4-pam接收器的非限制性情况下，使用三(3)个电压阈值来确定每个符号的值。因此，1：ms2p转换器100包括三(3)组m个数据锁存器和三(3)组m个边缘锁存器。在四分之一速率的实施方式中，四(4)个数据锁存器70用于确定s2p转换器模块56侧输入的afeout62在四(4)个连续ui的中心处是否具有大于高阈值14的电压。四(4)个数据锁存器72用于确定afeout62在这四(4)个连续ui的中心处是否具有大于中间阈值16的电压。四(4)个数据锁存器74用于确定afeout62在这四(4)个连续ui的中心处是否具有大于低阈值18的电压。在每组四(4)个数据锁存器中，第一数据锁存器由clkd的第一相位驱动，第二数据锁存器由clkd的第二相位驱动，以此类推。

在同等方式下，m个边缘锁存器76用于确定afeout62在m个连续边缘处是否具有大于高阈值14的电压，m个边缘锁存器78用于确定afeout62在这m个连续边缘处是否具有大于中间阈值16的电压，m个边缘锁存器80用于确定afeout62在这四个(4)连续边缘处是否具有大于低阈值18的电压。在每组m个边缘锁存器中，第一边缘锁存器由clke的第一相位驱动，第二边缘锁存器由clke的第二相位驱动，以此类推。

在以全速率(m＝1)工作的实施方式中，对于在图1b的讨论中确定的三(3)个阈值中的每个阈值，都需要一个边缘锁存器和一个数据锁存器，边缘锁存器响应于clke，数据锁存器响应于clkd。

参考模块82、84和86分别向数据锁存器和边缘锁存器提供高参考电压14、中间参考电压16和低参考电压18，例如+2、0和-2伏特，与上文图1b中的描述情况一样。向四(4)个数据锁存器70和四(4)个边缘锁存器76输入来自参考模块82的高参考电压14。同样地，分别向四(4)个数据锁存器72和74以及四(4)个边缘锁存器74和80输入来自参考模块84的中间参考电压16和来自参考模块86的低参考电压18。

在clke的对应相位的每个上升沿(或者在可选实施方式中，在每个下降沿)，如果afeout62的电压大于高参考电压14，则与clke的当前相位对应的其中一个边缘锁存器76输出逻辑值1，否则输出逻辑值0。同时，如果afeout62的电压大于中间参考电压16，则其中一个边缘锁存器78输出逻辑值1，否则输出逻辑值0；如果afeout62的电压大于低参考电压18，则其中一个边缘锁存器80输出逻辑值1，否则输出逻辑值0。向m个温度计到二进制转换器94(也称为一元到二进制转换器)输入这些输出。1：ms2p转换器100可以视为闪存模数转换器，闪存模数转换器在clke的每个相位上分发最高有效位emsb和最低有效位elsb的值，这些值共同构成clke的每个相位对应的边缘样本e[n-1]的值。

在同等方式下，在clkd的对应相位的每个上升沿(或者在可选实施方式中，在每个下降沿)，如果afeout62的电压大于高参考电压14，则与clkd的当前相位对应的其中一个数据锁存器70输出逻辑值1，否则输出逻辑值0。同时，如果afeout62的电压大于中间参考电压16，则其中一个数据锁存器72输出逻辑值1，否则输出逻辑值1；如果afeout62的电压大于低参考电压18，其中一个数据锁存器74输出逻辑值1，否则输出逻辑值0。向温度计到二进制转换器94输入这些输出，温度计到二进制转换器94在clkd的每个相位上分发最高有效位dmsb和最低有效位dlsb的值，这些值共同构成clkd的每个相位对应的数据样本d[n-1]或d[n]的值。

在图3所示的实施方式中，向m：ns2p转换器102输入连续值emsb、elsb、dmsb和dlsb，之后向cdr模块60输入。在非限制性示例中，m：ns2p转换器102将这些输入组合为32比特字(n＝32)。

在可选实施方式中，值emsb、elsb、dmsb和dlsb可以由m：ns2p转换器102组合为更大或更小的字，或者作为单比特直接从温度计到二进制转换器94传送到cdr模块60。使用32比特字可使得cdr模块60的工作速率比模拟数据信号42的数据速率小得多。

出于比较目的，图4是根据一个实施方式的nrz接收器中的串联至并联(serialtoparallel，s2p)转换器的框图。s2p转换器模块110比图3所示的s2p转换器模块56要简单得多，包括一组m个边缘锁存器78和一组m个数据锁存器72以及一个参考模块84。由于不需要使用不同的参考电平将不同组的锁存器的输出组合在一起，所以不存在温度计到二进制转换器。m：ns2p转换器104比图3所示的m：ns2p转换器102要简单，因为s2p转换器104只需要将每个数据符号d的一(1)个比特和每个边缘e的一(1)个比特组合起来构成n符号字。

图2、图3和图4所示的afe54、s2p转换器模块56和s2p转换器模块110中的许多组件都是消耗功率并占用接收器50中大量物理空间的模拟组件。例如，图3所示的s2p转换器模块56侧通过施加在每个边缘锁存器和数据锁存器的电压的形式接收afeout62。因此，在四分之一速率的实施方式(m＝4)中，afe54总共需要驱动24个锁存器。

本发明修改了pd逻辑模块802确定边缘时钟信号(clke)的相位相对于信号时钟是早还是晚的方式。需要说明的是，边缘时钟信号clke与数据时钟信号clkd在相位上发生偏移，否则这些时钟clkd和clke处于同步。对pd逻辑模块802执行这种修改能够减少4-pam接收器的修改后的s2p转换器模块中的锁存器和相关组件的数量，如本文下面所示。在一个实施方式中，与表3的内容相比，修改后的s2p转换器模块可以使用边缘样本e[n-1]的不同子集。只使用一(1)个电压阈值，凭此电压阈值，边缘采样e[n-1]由一个比特(逻辑值0或1)来表示。除了检测早和晚转变，pd逻辑模块802还可以使用数据样本d[n-1]、d[n]和边缘样本e[n-1]来检测极早和极晚转变，并对不同的数据转变施加不同的权重。

图5a和图5b表示四进制符号之间的可能转变的不同子集。图5a和图5b重现了图1b所示的一些但不是全部转变。虽然高压阈值14、中间电压阈值16、低压阈值18仍然用于确定数据样本d[n-1]和d[n]，但图5a和图5b仅示出了0伏特的中间电压阈值16，以在一个实施方式中通过确定边缘样本e[n-1]来说明模拟数据信号42的采样，从而。由于采样的电压大于或小于中间阈值16，所以边缘样本e[n-1]使用一个比特进行编码。可以看出，本质上，锁存器只能指示电压是否大于或小于阈值，而不能指示电压等于阈值。

在图5b所示的上下文中使用的转变与在先前附图所示的上下文中使用的转变，方式相同，在图5a和图5b上以虚线示出。与图1b的情况一样，如果d[n-1]为(0，0)，d[n]为(1，1)等等，则理想时间12的符号电压应基本上为0伏特，处于或接近中间阈值16。如果电压大于中间阈值16，e[n-1]设为1，表示恢复时钟晚。另一方面，如果电压小于0伏特阈值16，则e[n-1]设为0，表示恢复时钟早。e[n-1]的这些值仅指示恢复时钟是早还是晚，而没有指示恢复时钟的相位误差的大小。

图5a和图5b上的实线所示的其它转变在先前附图所示的上下文中并未使用。例如，考虑到图5a所示的d[n-1]为(0，0)，d[n]为(1，0)时的转变，在d[n-1]与d[n]之间的ui的大部分持续时间内，在这两个数据样本之间转变的符号电压小于0伏特的中间阈值。在理想时间12附件对e[n-1]进行采样不能指示恢复时钟是早还是晚。但是，如果在虚线110之后的采样时间(e[n-1]为1)处，符号电压大于0伏特的中间阈值，则将在理想时间12之后很长一段时间内进行采样，这意味着恢复时钟极晚。同样，考虑到图5b所示的d[n-1]为(0，1)，d[n]为(1，1)时的转变，在d[n-1]与d[n]之间的ui的大部分持续时间内，在这两个数据样本之间转变的符号电压大于0伏特的中间阈值16。在理想时间12附件对e[n-1]进行采样也不能指示恢复时钟是早还是晚。然而，如果在虚线112之前的采样时间(e[n-1]为0)处，符号电压小于0伏特的中间阈值16，则将在理想时间12之前很长一段时间内进行采样，这意味着恢复时钟极早。

映射表概括了来自修改后的s2p转换器模块的d[n-1]、d[n]和e[n-1]值之间的组合，pd逻辑模块802在一个实施方式中使用这些组合对边缘转变进行分类，以便确定恢复时钟相对于接收模拟数据信号42的相位。表4示出了映射表的内容。表4还提供可施加在pd逻辑模块802中用于确定将要向环路滤波器804输入的连续相位误差指示808的权重的非限制性示例。

表4

pd逻辑模块802将映射表中未标记为“未知”的边缘转变进行分类，并将对应权重分配给那些已知边缘转变。pd逻辑模块802可以基于这些权重的组合来确定相位误差指示54。

在非限制性示例中，pd逻辑模块802执行多数表决函数，以将多个连续边缘转变组合并为相位误差指示56。在一个实施方式中，pd逻辑模块考虑n个连续边缘转变，例如，n＝32。如果晚检测的次数超过早检测的次数，则相位误差指示808设为+1。如果早检测的次数超过晚检测的次数，则相位误差指示808设为-1。如果极晚检测的次数超过极早检测的次数，则相位误差指示808设为+4。如果极早检测的次数超过极晚检测的次数，则相位误差指示808设为-4。如果早和极早检测的次数抵消晚和极晚检测的次数，则相位误差指示808设为中间值，例如0。

在另一个非限制性示例中，pd逻辑模块802执行求和函数，以将多个连续边缘转变合并为相位误差指示56。在一个实施方式中，pd逻辑模块将分配给八(8)个连续边缘转变的权重相加。如果有八个(8)极早检测和八个(8)极晚检测，则求和结果可以在-32到+32的范围内，当恢复时钟与信号时钟基本同步时，求和结果接近零(0)。通过将求和值除以预定平均因子例如2、4或8，可以获得平均值。该平均函数的结果是pd模块54输出的相位误差指示808。该平均函数允许使用有限数量的比特来表示每个相位误差指示808。在一个实施方式中，相位误差指示808可以等于分配给八(8)个连续边缘转变的权重之和，取决于pd逻辑模块802和环路滤波器804之间的可用带宽。

在这些示例中，当边缘转变相对于信号时钟通常较早时，相位误差指示808具有负值。早边缘转变意味着要延迟生成的边缘时钟信号(clke)和生成的数据时钟信号(clkd)，以便更好地跟踪信号时钟。反之亦然，因为当生成的时钟信号clke和clkd的相位在信号时钟之后，并且需要提前以进行适当的时钟恢复时，相位误差指示808具有正值。

在上述示例中，表决函数、求和函数和平均函数中的至少一个函数大多数是将+4和-4权重分配给极晚和极早检测，将+1和-1权重分别分配给晚和早检测。其它权重值也在考虑之中。还考虑在时钟相位早或极早时使用正权重，在时钟相位晚或极晚时使用负权重。环路滤波器804用于根据分配给早和晚检测的权重的符号，生成适当的时钟相位控制信号812。

可以观察到，本文上面描述的传统算法可以理解为在计算相位误差指示808时不使用任何权重。这些传统算法还可以理解为对所有早或晚检测使用相同大小的权重，如果适用，这些权重具有正或负符号。

图6是根据另一个实施方式的4-pam接收器中的串联至并联(serialtoparallel，s2p)转换器的框图。图6的实施方式与图3的实施方式不同，因为在pd逻辑模块802中实施基于表4的决策过程使得修改后的s2p转换器模块120配置有较少数量的边缘锁存器。

将图6所示的s2p转换器模块120和图3所示的s2p转换器模块56进行比较，s2p转换器模块120包括更简单的1：ms2p转换器106和更简单的m：ns2p转换器108。1：ms2p转换器106包括相同的三(3)组m个数据锁存器70、72、74，这些数据锁存器接收afe54的afeout62，来自参考模块82、84和86的阈值14、16和18，以及clkd。数据锁存器70、72、74仍然向温度计到二进制转换器94输入它们的输出，温度计到二进制转换器94然后输出与clkd的m个相位对应的m个连续dmsb/dlsb，以提供m个连续数据样本，例如dmsb/dlsb[n-1]或dmsb/dlsb[n]。s2p转换器模块120中的这些组件与s2p转换器模块56中的相应组件以相同或同等的方式工作。温度计到二进制转换器94向m：ns2p转换器输入其输出。

相比之下，1：ms2p转换器106仅包括一组m个边缘锁存器78，这些边缘锁存器接收来自afe54的afeout62，来自参考模块84的阈值16，以及clke。s2p转换器模块56中不存在m个边缘锁存器76和m个边缘锁存器80。在clke的对应相位的每个上升沿(或者，在可选实施方式中，在每个下降沿)，如果afeout62的电压大于中间参考电压16，则其中一个边缘锁存器78输出逻辑值1，否则输出逻辑值0。假设一个边缘锁存器78将afeout62与一个阈值16进行比较，这些输出是二进制的，在图6中标记为e，并且不需要向温度计到二进制转换器94输入。事实上，每个连续e都是pd逻辑模块802确定clke的相位使用的边缘样本e[n-1]。m个连续e从m个边缘锁存器78获取并且直接向m：ns2p转换器108输入。m：ns2p转换器108比图3所示的m：ns2p转换器102简单，因为s2p转换器108对于每个边缘样本只接收一(1)个比特，而图3的情况是每个边缘样本接收两(2)个比特。

比较图3和图6，在工作速率为四分之一(m＝4)的特定情况下，s2p转换器模块120只使用四(4)个边缘锁存器78，而不是12个边缘锁存器76、78、80，并且使用更简单的m：ns2p转换器。这大大减少了s2p转换器模块120安装在接收器50中所占用的空间。s2p转换器模块120省去了s2p转换器模块56中使用的一些组件也显著降低了功耗。此外，afe54和提供clke的cdr58的相位驱动更少的边缘锁存器。同时，温度计到二进制转换器94转换来自这些边缘锁存器78的少量输出。因此，在图6所示的实施方式中，相位内插器808、afe54和温度计到二进制转换器94也消耗较少的功率。

虽然图2和图6在4-pam接收器的上下文中示出了当前技术，但是通过使用三(3)个电压阈值，当前技术也可以应用于高阶接收器中的时钟恢复。例如，考虑到8级pam接收器，s2p转换器模块中的数据锁存器组的数量将增加，以检测分别表示三(3)个比特的数据样本。然而，s2p转换器模块仍然只使用一(1)组m个边缘锁存器来检测边缘转变。pd逻辑模块802将执行映射表，以根据边缘转变以及进一步根据8级pam数据信号中检测到的数据样本，检测早、晚、极早或极晚转变。可以考虑pd逻辑模块802的映射表可以用于检测多达三(3)级的早或晚转变，例如早或晚、更早或更晚、甚至更早或更晚。

图7为根据一个实施例的示出在接收器中实施的从接收数据信号中恢复信号时钟的方法的操作的时序图。在图7中，序列200包括可以按可变顺序执行的多个操作，一些操作可能并发执行，一些操作是可选的。操作202包括：在全速率的实施方式中，根据时钟clke，或者在m速率(例如四分之一速率)的实施方式中，根据时钟clke的m个连续相位，检测接收模拟数据信号42的连续数据样本之间的多个连续边缘转变。在操作204处，基于分配给多个连续边缘转变中的至少一些边缘转变的权重的组合，调整恢复时钟。为此，(1)每个极早转变分配有第一符号的第一权重，(2)每个早转变分配有第一符号的第二权重，(3)每个晚转变分配有与第一符号相反的第二符号的第三权重，(4)每个极晚转变分配有第二符号的第四权重。

在一个实施方式中，操作206包括：基于权重的组合从相位误差指示中推导出时钟调整。

在操作206处，

当极早转变的次数超过极晚转变的次数时，相位误差指示808可以设为等于第一个权重；

当极晚转变的次数超过极早转变的次数时，相位误差指示808可以设为等于第四权重；

当早转变的次数超过晚转变的次数同时极早转变的次数等于极早转变的次数时，相位误差指示808可以设为等于第二权重；

当晚转变的次数超过早转变的次数同时极早转变的次数等于极晚转变的次数时，相位误差指示808可以设为等于第三权重；

当晚转变的次数等于早转变的次数同时极早转变的次数等于极晚转变的次数时，相位误差指示808可以设为等于中间值。

在另一个实施方式中，操作206可以包括子操作208，可选地包括子操作210。子操作208包括：确定分配给至少一些边缘转变的权重之和。子操作210包括：将分配给至少一些边缘转变的权重之和除以平均因子。相位误差指示808可以设为等于权重之和，或者，等于权重之和除以平均因子。

操作212可以包括：对连续相位误差指示808进行滤波以提供长期时钟相位调整，呈现为时钟相位控制信号812等。在操作214处，基于相位误差指示或基于滤波后的连续相位误差指示，调整恢复时钟。再次参考图2b，相位内插器808可以利用时钟相位控制信号812在时钟相位调整模块806中执行操作214，以调整基准时钟信号816，从而生成边缘时钟信号(clke)和数据时钟信号(clkd)。或者，通过向vco/dco814输入时钟相位控制信号812在时钟相位调整模块806中执行操作214，以控制时钟信号clkd和clke的频率和相位。

操作214可以包括子操作216、218和220中的一个或多个。包括操作212的一个实施方式还可以包括：在子操作216处，基于长期时钟相位调整，调整恢复时钟clke。在子操作218处，当相位误差指示表明时钟clke的相位在信号时钟的相位之前时，延迟恢复时钟clke。在子操作220处，当相位误差指示表明时钟clke或clke的相位在信号时钟的相位之后时，提前时钟clke。

如本文上面所述，恢复时钟包括边缘时钟clke和数据时钟clkd，这些时钟进行同步且间隔相位差。

操作202可以包括：通过在数据时钟clkd的第一次转变时确定接收模拟数据信号42的第一值(或afeout62的第一值)、通过在紧接数据时钟clkd的第一次转变之后的边缘时钟clke的转变时确定模拟数据信号42的第二值以及通过在紧接边缘时钟clke的转变之后的数据时钟clkc的第二次转变时确定接收模拟数据信号42的第三值，检测接收数据信号的连续数据样本之间的多个连续边缘转变中的给定边缘转变。通过将接收模拟数据信号42的第一值与高阈值14、中间阈值16和低阈值18进行比较，对第一数据样本进行解码以提供d[n-1]。在这种解码下，如果第一值大于高阈值14，则d[n-1]等于第一逻辑值，例如(1，1)；如果第一值小于高阈值14且大于中间阈值16，则d[n-1]等于第二逻辑值，例如(1，0)；如果第一值小于中间阈值16且大于低阈值18，则d[n-1]等于第三逻辑值，例如(0，1)；如果第一值小于低阈值18，则d[n-1]等于第四逻辑值，例如(0，0)。以相同的方式解码第三值以提供第二数据样本d[n]。为了估计给定边缘转变处的给定边缘样本，将接收模拟数据信号42的第二值与中间阈值16进行比较，以提供e[n-1]。如果第二值大于中间阈值16，则给定边缘样本e[n-1]等于第五逻辑值，例如(1)；如果第二值小于中间阈值18，则给定边缘样本e[n-1]等于第六逻辑值，例如(0)。然后，通过将接收数据信号的表示为d[n-1]、d[n]和e[n-1]的第一、第二和第三值输入到表4所示的映射表，将给定边缘转变进行分类，作为操作204的一部分，该映射表包含根据接收数据信号的第一、第二和第三值变化的边缘转变类。在操作204期间使用同一映射表分配权重。

序列200的每一个操作可以使用数字逻辑、模拟电路或两者的组合来执行。或者，序列200的操作可以由一个或多个处理器处理或在其控制下处理，一个或多个处理器耦合到存储器。现在参考图8，示出了根据一个实施例的cdr58的框图。cdr58包括可操作地连接到存储器304的处理器302。处理器302可以包括多个协处理器。存储器304可以包括一个或多个存储器模块。cdr58还包括可操作地连接到处理器302的输入端口306和输出端口308。在一个实施方式中，输入端口306和输出端口308可以合并为一个双端口。

cdr58侧从s2p转换器模块120接收的值dmsb、dlsb和e在输入端口306侧接收并转发到处理器302进行处理。值cmsb、clsb和e可以作为1比特字段或32比特字分别从s2p转换器102、104和100接收。处理器302使用模拟数据信号42的连续数据样本cmsb、clsb之间的连续边缘转变e将这些边缘转变e中的至少一些边缘转变分类为极早、早、晚或极晚转变。处理器302可以使用表4所示的存储在存储器304中的映射表为(1)每个极早转变分配第一符号的第一权重，(2)每个早转变分配第一符号的第二权重，(3)每个晚转变分配与第一符号相反的第二符号的第三权重，(4)每个极晚转变分配第二符号的第四权重。然后，基于分配给至少一些边缘转变的权重的组合，处理器302确定相位误差指示810。为此，处理器302例如可以执行多数表决函数、求和函数和平均函数中的一个或多个，以确定相位误差指示810。根据相位误差指示810，处理器302还确定时钟相位调整。在一个实施方式中，基于分配给至少一些边缘转变的权重的多个连续组合，处理器302可以确定多个连续相位误差指示810。在生成多个连续时钟相位调整中的每一个之前，处理器302还可以对多个连续相位误差指示810进行滤波。时钟相位调整由处理器302以时钟相位控制信号812的形式进行格式化，并通过输出端口308转发到时钟相位调整模块806。

在cdr58的变体中，处理器302可以实现pd逻辑模块802的特征，并通过输出端口308输出相位误差指示810，以输入到环路滤波器804，环路滤波器804可以使用无源组件等在模拟域中实现。来自环路滤波器804的时钟相位控制信号812可以采用直接施加到时钟相位调整模块806中的vco814的电压的形式。或者，环路滤波器804可以具有数字实施方式，使用累加器和增益功能，将时钟相位控制信号812作为数字信号输入到时钟相位调整模块806。

本文如下所述的图9a、图9b、图10a、图10b、图11a、图11b、图12a、图12b均提供了在考虑以四分之一速率(m＝4)工作的4-pam接收器的实施方式下获得的模拟结果。

图9a和图9b是图示接收器50中三种不同配置下的时钟恢复和跟踪性能的曲线图。图9a和图9b都是在将峰间幅度为0.4单位间隔的10mhz正弦抖动(0.4uip2p正弦抖动@10mhz)添加到接收器50侧接收的模拟数据信号42时获得的。这些结果在两种情况下都是使用平均函数来获得的，图9a使用施加到极早和极晚边缘转变的高权重，图9b使用中等权重，略小于高权重，但仍然大于分配给早和晚转变的权重。

更具体地，图9a在曲线图400中示出了曲线402，图示了在pd逻辑模块802中将高重权分配给极早和极晚边缘转变时，输入到图2b所示的时钟相位调整模块806的时钟相位控制信号812从时钟恢复过程一开始以微秒(μs)为单位根据时间变化而发生的变化。时钟相位控制信号812是无量纲的，如图所示的值是针对时钟相位调整模块806的一个实施方式。时钟相位控制信号812随时间发生变化，因为时钟相位调整模块806使得恢复时钟跟踪模拟数据信号42中的正弦抖动。

在曲线图400中，曲线404示出了在使用图3所示的s2p转换器模块56时，输入到图2b所示的时钟相位调整模块806的时钟相位控制信号812根据时间变化而发生的变化。在这种情况下，pd逻辑模块802获知如表3定义的数据转变和边缘转变，并在没有将不同权重分配给不同转变的传统方式下确定连续相位误差指示810。曲线406是在使用图6所示的s2p转换器模块120获得的，pd逻辑模块802只作用于表4所示的早或晚检测，但不使用任何极早或极晚检测，即不使用传统方式。

比较曲线404和406，在不修改pd逻辑模块802分析数据转变和边缘转变的方式的情况下将边缘锁存器的数量从s2p转换器模块56中的12个减少到s2p转换器模块120中的仅四(4)个将大大延迟接收器50中的适当时钟恢复。在初始时钟恢复之后，由于模拟数据信号42中存在相位抖动，所以时钟跟踪性能也将降低。因此，数据恢复可能会出错，因为数据常常在除每个ui中间之外的其它地方确定。

与在使用s2p转换器模块120和pd逻辑模块802中的传统算法时获得的曲线406相比，曲线402显示，在使用s2p转换器模块120的四(4)个边缘锁存器(m＝4)以及将高重权分配给极早和极晚边缘转变并且在pd逻辑模块802中使用平均函数时，时钟恢复性能没有大大提高。然而，与曲线406相比，曲线402显示的时钟跟踪性能有所提高。曲线402和404都示出了跟踪性能。

现在转到图9b，曲线图410再现了曲线404和406，还显示了在使用s2p转换器模块120以及将中等权重分配给极早和极晚边缘转变并且在pd逻辑模块802中使用平均函数时获得的曲线412。曲线412所示的时钟恢复性能与曲线404所示的性能相当。曲线412和404所示的抖动跟踪性能通常相似。

图10a和图10b是图9a和图9b分别所示的两个配置下的时钟恢复和跟踪性能的更多曲线图。虽然图9a和图9b是将峰间幅度为0.4单位间隔的10mhz正弦抖动(0.4uip2p正弦抖动@10mhz)添加到接收器50侧接收的模拟数据信号42中时获得的，考虑到抖动频率很高，时钟恢复面临的挑战与图9a和图9b所示情况下出现的挑战不同。

图10a在曲线图500中示出了曲线502，图示了输入到图2b所示的时钟相位调整模块806的时钟相位控制信号812从时钟恢复过程一开始根据时间变化而发生的变化，使用的配置与图9a所示情况相同。虽然时钟相位控制信号812仍然随时间发生变化，因为cdr58使得恢复时钟跟踪模拟数据信号42中的正弦抖动，但是与图9a和图9b所示情况相比，由于抖动频率非常高，抖动跟踪的效率略低。在10mhz抖动的情况下，cdr58能够跟踪抖动，因为抖动的频率在cdr58的跟踪带宽内。100mhz的频率高于cdr跟踪带宽。因此，cdr58试图拒绝抖动，而不是跟踪抖动。

曲线504示出了在使用图3所示的s2p转换器模块56时，输入到图2b所示的时钟相位调整模块806的时钟相位控制信号812根据时间变化而发生的变化。在这种情况下，pd逻辑模块802以传统方式估计转变。曲线506是在使用图6所示的s2p转换器模块120时获取的，pd逻辑模块802只作用于表4所示的早或晚检测，但不使用任何极早或极晚检测，即不使用传统方式。

比较曲线502和504，在使用s2p转换器模块120的四(4)个边缘锁存器(m＝4)以及将高权重分配给极早和极晚边缘转变并且在pd逻辑模块802中使用平均函数时获得的时钟恢复性能超过了在使用具有12个边缘锁存器的s2p转换器模块56(m＝4)并且使用执行传统算法的pd逻辑模块54时获得的性能。相比之下，曲线506显示，在使用s2p转换器模块120的四(4)个边缘锁存器以及在pd逻辑模块802中使用传统算法时，时钟恢复性能降低。初始时钟恢复之后的跟踪性能在所有情况下都相似。

现在转到图10b，曲线图510再现了曲线504和506，并引入在使用s2p转换器模块120以及将中等权重分配给极早和极晚边缘转变并且在pd逻辑模块802中使用平均函数时获得的曲线512。曲线512所示的时钟恢复性能优于曲线504所示的性能，但是没有图10a中曲线502所示的性能好。在初始时钟恢复之后，抖动(或所谓的“爆炸抖动”)性能得到提高，如曲线512所示。

虽然图10a和图10b中的曲线502和512可能不会轻易显示分配给极早和极晚转变的高权重和中等权重中的哪个权重在相同条件(0.4uip2p正弦抖动@100mhz)下在初始时钟恢复之后提供更好的抖动性能，但是考虑初始时钟恢复之后的各种时钟相位控制信号812出现的频率可以进一步说明这些信号的性能。图11a和图11b概括了当cdr58分别在图10a和图10b中锁定时时钟相位控制信号812的变化。在图11a中，直方图600提供如曲线图500的纵轴所示的时钟相位控制信号812的值在初始时钟恢复之后在给定时间段内重复的次数。例如，考虑到时钟相位控制信号812的值39对应的直方条602，在使用s2p转换器模块120(m＝4，4个边缘锁存器)和分配给极早和极晚转变的高权重时，时钟相位调整模块806使用该控制信号值约150次；在使用s2p转换器模块56(m＝4，12个边缘锁存器)和传统算法时，时钟相位调整模块806使用该控制信号值约240次(竖条604)；在使用afe120(m＝4，4个边缘锁存器)和传统算法时，时钟相位调整模块806使用该控制信号值约230次(竖条606)。竖条608、610和612分别示出了当使用s2p转换器模块120和分配给极早和极晚转变的高权重时，时钟相位控制信号812的值37、38和40出现的次数。竖条614和616分别示出了当使用s2p转换器模块56和传统算法时，时钟相位控制信号812的值38和40出现的次数。竖条618示出了当使用s2p转换器模块120和传统算法时，值为40的时钟相位控制信号812的出现次数。

在图11b中，直方图620提供如曲线图510的纵轴所示的各种时钟相位控制信号812在相同时间段内重复的次数。竖条622、624和626分别示出了当使用s2p转换器模块120并且将中等权重分配给极早和极晚转变时，值为38、39和40的时钟相位控制信号812的出现次数。竖条604、606、614、616和618根据图11a重现。

比较直方图600和620，使用s2p转换器模块120和分配给极早和极晚转变的中等权重所产生的直方图比其它组合产生的直方图都紧密，因为所使用的时钟相位控制信号812的不同值较少。相同的时钟相位控制信号812(时钟相位控制信号812的值39使用约240次，竖条624)的使用频率比任何其他时钟相位控制信号812的值要高得多。时钟相位控制信号812的这种稳定性表明cdr58有效地将接收器50侧接收的高频正弦波的影响降到最低。

回顾图9a、图9b、图10a、图10b、图11a和图11b，可以发现使用s2p转换器模块120中的四(4)个边缘锁存器(m＝4，针对四分之一速率的实施方式)同时在pd逻辑模块802中执行平均函数并且使用分配给极早和极晚检测的高权重到中等权重提供的性能结果通常与使用具有12个边缘锁存器(m＝4)的s2p转换器模块56并且在pd逻辑模块42中使用传统算法时提供的性能结果一样好或更好。可以看出，使用高权重有利于提高接收器50的跟踪带宽，从而加快时钟恢复速度。相反，使用中等权重有利于增加高频抖动容限，如图11b所示。

图12a和图12b提供了使用各种接收器和鉴相器实施方式来比较抖动跟踪性能的曲线图。在使用s2p转换器模块56以及在pd逻辑模块802中使用传统算法时，在使用s2p转换器模块120以及在pd逻辑模块802中使用传统算法时，在使用s2p转换器模块120以及在pd逻辑模块802中使用平均函数和分配给极早和极晚转变的高权重或中等权重时，提供性能值。

在图12a中，曲线图700提供在使用s2p转换器模块120以及在pd逻辑模块802中使用中等权重和平均函数时获得的抖动容限(jittertolerance，jt)曲线702。jt曲线704是在使用s2p转换器模块56以及在pd逻辑模块802中使用传统算法时获得的。jt曲线706是在使用s2p转换器模块120以及在pd逻辑模块802中使用传统算法时获得的。在图12a中，调整环路滤波器804的参数，这样，所有方案都提供相似的高频jt。在jt曲线702的情况下使用中等权重，也是为了提供良好的高频jt。在图12a的示例中，jt曲线702、704和706在点708相遇，对应于24mhz抖动频率下的约0.23uip2p容限。

考虑到jt曲线702，在2mhz抖动频率下，当抖动幅度在2uip2p或更高时，在接收器50侧恢复的数据开始出错。在10mhz处，jt曲线702接近0.4uip2p。相比之下，jt曲线704显示了2mhz抖动频率下的可比较容限，以及10mhz下的稍微较佳的容限(约0.5uip2p)。jt曲线702和704显示了非常相似的性能。jt曲线706显示了低抖动频率下的较小抖动容限(例如，在2mhz时约为1uip2p)。假设期望接收器50能够承受0.4uip2p抖动，则jt曲线702和704上的跟踪带宽约为10mhz，而jt曲线706的跟踪带宽仅为6mhz。

在图12b中，曲线图710提供了在使用s2p转换器模块120以及在pd逻辑模块802中使用中等权重和平均值函数时获得的jt曲线712。jt曲线714是在使用s2p转换器模块56以及在pd逻辑模块802中使用传统算法时获得的。jt曲线716是在使用s2p转换器模块120以及在pd逻辑模块802中使用传统算法时获得的。这次，调整环路滤波器804的参数，使得所有方案提供相似的低频抖动容限(jittertolerance，jt)。在jt曲线712的情况下使用中等权重，也是为了提供良好的低频jt。在图12b的示例中，jt曲线712、714和716显示了抖动频率约达到10mhz下的非常相似的性能。在较高频率下，jt曲线716上的抖动容限比jt曲线712和714上的抖动容限降低得更快。jt曲线712和714显示了可比较跟踪带宽。

本领域普通技术人员将认识到，对从接收数据信号中恢复信号时钟的方法和接收器的描述仅是说明性的，并不旨在以任何方式进行限制。受益于本发明的本领域普通技术人员将容易想到其它实施例。此外，所公开的方法和接收器可以定制以提供有价值的方案，以解决与接收机前端组件的复杂度和功耗相关的现有需求和问题。为了清楚起见，未示出和描述方法和接收器的实施方式的所有常规特征。具体而言，特征的组合不限于上述描述中呈现的那些，因为所附权利要求输列出的元素的组合构成本发明的组成部分。当然，将认识到，在开发方法和接收器的任何此类实际实施方式中，可能需要做出许多针对实施方式的决策，以实现开发人员的具体目标，例如遵守应用程、系统和业务相关的约束，并且这些具体目标将因实施方式而异，也因开发人员而异。此外，将认识到，开发工作可能是复杂和耗时的，但是对于受益于本发明的数字通信技术领域的普通技术人员而言，开发工作将是例行的工程工作。

根据本发明，可以使用各种类型的操作系统、计算平台、网络设备、计算机程序和通用机器来实现本文描述的任何或所有组件、过程操作和数据结构。另外，本领域普通技术人员将认识到，也可以使用通用性较差的设备，例如硬连线设备、现场可编程门阵列(fieldprogrammablegatearray，fpga)、专用集成电路(applicationspecificintegratedcircuit，asic)等。包括一系列操作的方法由计算机、可操作地连接到存储器的处理器或机器来实施，但是这些操作可存储为可由机器、处理器或计算机读取的一系列指令，并且可存储在非瞬时性有形介质上。

本文描述的系统和模块可以包括适用于本文所描述的目的的软件、固件、硬件或软件、固件或硬件的任何组合。软件和其它模块可以由处理器执行并驻留在服务器、工作站、个人计算机、计算机平板电脑、个人数字助理(personaldigitalassistant，pda)和适合本文描述的目的的其它设备的存储器上。软件和其它模块可以通过本地存储器、网络、浏览器或其它应用或适合本文描述的目的的其它方式访问。本文描述的数据结构可以包括计算机文件、变量、编程阵列、编程结构或适用于本文描述的目的的任何电子信息存储方案或方法或其任何组合。

上述说明书已经通过作为示例提供的非限制性说明性实施例对本发明进行了描述。这些说明性实施例可以任意修改。权利要求书的范围不应受到在示例中阐述的实施例的限制，而应给出与整体描述一致的最宽泛的解释。