用于人工智能处理器的数据互联方法、系统、芯片和装置与流程

本发明涉及通信技术领域和计算机体系结构技术领域，具体涉及一种人工智能处理器数据互联方法及相关产品。

背景技术：

数据互联是大部分电子元器件、集成电路、计算机类产品、通信设备在实际应用过程中所需要经过的步骤和阶段。随着机器学习算法的飞速发展，人工智能处理器随之诞生。人工智能处理器的设计初衷是为机器学习算法提供算力保障。

前文所述的人工智能处理器是一类微处理器，旨在加速被应用于数据密集型或传感器驱动任务的机器学习算法，如深度学习算法、强化学习算法。人工智能处理器是在人工智能时代的大背景下衍生出的产物。中国科学院计算技术研究所在2016年研制成功人工智能处理器——寒武纪1a，其ip已集成到麒麟970处理器，应用于各式智能终端。为了让芯片处理速度变得更快，专门为1a设计了专门的存储结构，并设计了完全不同于通用cpu的指令集，在1ghz主频下理论峰值性能为每秒5120亿次半精度浮点运算，对稀疏化神经网络的等效理论峰值高达每秒2万亿次浮点运算。2018年寒武纪发布了第二代高性能机器学习处理器“寒武纪mlu100”，全面支持多样化的机器学习应用，而不仅仅是常见的深度学习。mlu100基于多核并行架构，其8位定点算力达到128tops，且功耗可动态调整，广泛适用于物端、边缘及云端的推理任务。

人工智能处理器在执行机器学习算法过程中，需要与人工智能处理器外部进行大量的数据交互。目前已有的人工智能处理器主要通过pcie接口与传感器数据源端进行通信。单一的通信方式制约了人工智能处理器的应用范围，尤其是在嵌入式系统应用场景中，通常不采用pcie通信接口，导致人工智能处理器无法直接应用。

所述嵌入式系统，主要是指为特定应用而设计的专用计算机系统。嵌入式系统是用来控制或者监视机器、装置、工厂等大规模设备的系统。与个人计算机、服务器这样的通用计算机系统不同，嵌入式系统通常执行的是带有特定要求的预先定义的任务。由于嵌入式系统是针对若干项特殊的任务而设计，因此其功能、可靠性、成本、体积、功耗、环境适应性均有严格要求。从外观形态上来看，嵌入式系统通常是一个芯片片内系统，或者是一个电路板卡，或者由若干块板卡互相连接组成的电子装置，其程序存储在计算机可读存储介质中。事实上，除个人计算机、服务器这样的通用计算机系统之外的所有电子装置，都属于嵌入式系统范畴。

技术实现要素：

针对现有技术的不足，本发明提出一种1.一种用于人工智能处理器的数据互联方法，其中包括：

步骤1、通过串联多个pcieswitch构成pcie互联拓扑树，该pcie互联拓扑树中第一个pcieswitch的上游端口与通用处理器相连，每个人工智能处理器均与该pcie互联拓扑树中一个pcieswitch的下游端口相连；

步骤2、获取第一传感器，并通过pcie桥将该第一传感器连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

步骤3、搭建pcie-srio桥接模块，以实现srio协议和pcie协议之间的转换，并将该pcie-srio桥接模块的pcie端口连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

步骤4、通过互联多个srio交换机构成srio互联拓扑树，将该pcie-srio桥接模块的srio端口连接到srio交换机上，以建立该srio互联拓扑树与该pcie互联拓扑树的互联通路；

步骤5、获取第二传感器，并通过srio桥将该第二传感器连接至该srio互联拓扑树中任一srio交换机的空闲端口；

步骤6、该第一传感器通过该pcie桥和该pcie互联拓扑树，实现与该人工智能处理器的数据互联，该第二传感器通过该srio桥、该srio互联拓扑树、该pcie-srio桥接模块和该pcie互联拓扑树，实现与该人工智能处理器的数据互联。

所述的用于人工智能处理器的数据互联方法，其中步骤3中搭建的该pcie-srio桥接模块由srio物理层接口子模块、srio数据包处理子模块、pcie物理层接口子模块、pcie数据包处理子模块和共享存储器组成；

其中，该srio物理层接口子模块包括多个物理层通信信道，与该srio互联拓扑树相连中srio交换机的空闲端口相连，用于传输该第二传感器生成的srio数据包；

该srio数据包处理子模块与该srio物理层接口子模块相连，用于对该srio数据包进行预处理后存入该共享存储器；

该pcie数据包处理子模块，用于从该共享存储器获取srio数据包，并将其转换为pcie协议重编码，得到满足pcie协议的转换数据包，该转换数据包通过pcie物理层接口子模块发送至该pcie互联拓扑树中任一pcieswitch的下游端口。

所述的用于人工智能处理器的数据互联方法，其中该pcie数据包处理子模块包括pcie事务层tlp数据报文处理功能单元、pcie链路层tlp报文收发校验功能单元、pcie物理层字节分发合并功能单元、pcie物理层数据流编解码功能单元、pcie物理层数据流加解扰功能单元和pcie物理层数据流串并转换功能单元。

所述的用于人工智能处理器的数据互联方法，其中该srio数据包处理子模块包括：

srio数据包解析功能单元，用于对srio数据报文进行解析处理，并与该共享存储器进行通信，将srio数据报文进行暂存；

srio数据包路由功能单元，用于对srio数据报文进行id寻址和分发路径选择；

srio数据包校验功能单元，用于对srio数据报文进行校验；

数据提取功能单元，用于接收来自该srio物理层接口子模块的物理层数据流，并提取srio物理层数据流中的有效数据；

组建数据打包功能单元，用于将srio协议数据按照srio物理层要求进行封装打包，并发送给srio物理层接口子模块；

该pcie数据包处理子模块包括：

pcie事务层tlp数据报文处理功能单元，用于生成pcie总线使用的数据报文并与该共享存储器进行通信，暂存tlp报文；

pcie链路层tlp报文收发和校验功能单元，用于对tlp报文进行收发处理并对tlp报文进行校验处理；

pcie物理层字节分发与合并功能单元，用于对tlp报文进行字节分发，并将来自不同通道的数据进行合并，并执行去抖动操作；

pcie物理层数据流编码、解码功能单元，用于对pcie物理层数据流进行编码和解码操作；

pcie物理层数据流加扰、解扰功能单元，用于对pcie物理层数据流进行加扰和解扰操作。

pcie物理层数据流串并转换功能单元，用于将串行数据流转换成并行数据流，并将并行数据流转换成串行数据流。

本发明还提出了一种用于人工智能处理器的数据互联系统，其中包括：

模块1、通过串联多个pcieswitch构成pcie互联拓扑树，该pcie互联拓扑树中第一个pcieswitch的上游端口与通用处理器相连，每个人工智能处理器均与该pcie互联拓扑树中一个pcieswitch的下游端口相连；

模块2、获取第一传感器，并通过pcie桥将该第一传感器连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

模块3、搭建pcie-srio桥接模块，以实现srio协议和pcie协议之间的转换，并将该pcie-srio桥接模块的pcie端口连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

模块4、通过互联多个srio交换机构成srio互联拓扑树，将该pcie-srio桥接模块的srio端口连接到srio交换机上，以建立该srio互联拓扑树与该pcie互联拓扑树的互联通路；

模块5、获取第二传感器，并通过srio桥将该第二传感器连接至该srio互联拓扑树中任一srio交换机的空闲端口；

模块6、该第一传感器通过该pcie桥和该pcie互联拓扑树，实现与该人工智能处理器的数据互联，该第二传感器通过该srio桥、该srio互联拓扑树、该pcie-srio桥接模块和该pcie互联拓扑树，实现与该人工智能处理器的数据互联。

所述的用于人工智能处理器的数据互联系统，其中模块3中搭建的该pcie-srio桥接模块由srio物理层接口子模块、srio数据包处理子模块、pcie物理层接口子模块、pcie数据包处理子模块和共享存储器组成；

其中，该srio物理层接口子模块包括多个物理层通信信道，与该srio互联拓扑树相连中srio交换机的空闲端口相连，用于传输该第二传感器生成的srio数据包；

该srio数据包处理子模块与该srio物理层接口子模块相连，用于对该srio数据包进行预处理后存入该共享存储器；

该pcie数据包处理子模块，用于从该共享存储器获取srio数据包，并将其转换为pcie协议重编码，得到满足pcie协议的转换数据包，该转换数据包通过pcie物理层接口子模块发送至该pcie互联拓扑树中任一pcieswitch的下游端口。

所述的用于人工智能处理器的数据互联系统，其中该pcie数据包处理子模块包括pcie事务层tlp数据报文处理功能单元、pcie链路层tlp报文收发校验功能单元、pcie物理层字节分发合并功能单元、pcie物理层数据流编解码功能单元、pcie物理层数据流加解扰功能单元和pcie物理层数据流串并转换功能单元。

所述的用于人工智能处理器的数据互联系统，其中该srio数据包处理子模块包括：

srio数据包解析功能单元，用于对srio数据报文进行解析处理，并与该共享存储器进行通信，将srio数据报文进行暂存；

srio数据包路由功能单元，用于对srio数据报文进行id寻址和分发路径选择；

srio数据包校验功能单元，用于对srio数据报文进行校验；

数据提取功能单元，用于接收来自该srio物理层接口子模块的物理层数据流，并提取srio物理层数据流中的有效数据；

组建数据打包功能单元，用于将srio协议数据按照srio物理层要求进行封装打包，并发送给srio物理层接口子模块；

该pcie数据包处理子模块包括：

pcie事务层tlp数据报文处理功能单元，用于生成pcie总线使用的数据报文并与该共享存储器进行通信，暂存tlp报文；

pcie链路层tlp报文收发和校验功能单元，用于对tlp报文进行收发处理并对tlp报文进行校验处理；

pcie物理层字节分发与合并功能单元，用于对tlp报文进行字节分发，并将来自不同通道的数据进行合并，并执行去抖动操作；

pcie物理层数据流编码、解码功能单元，用于对pcie物理层数据流进行编码和解码操作；

pcie物理层数据流加扰、解扰功能单元，用于对pcie物理层数据流进行加扰和解扰操作。

pcie物理层数据流串并转换功能单元，用于将串行数据流转换成并行数据流，并将并行数据流转换成串行数据流。

本发明还提出了一种用于人工智能处理器的数据互联芯片，其中用于存储执行任意一种数据互联方法的程序。

本发明还提出了一种用于人工智能处理器的数据互联装置，其中包括：

pcie互联拓扑树，由串联的多个pcieswitch构成，该pcie互联拓扑树中第一个pcieswitch的上游端口用于连接通用处理器，每个人工智能处理器均与该pcie互联拓扑树中一个pcieswitch的下游端口相连；

pcie桥，用于接收第一传感器生成的传感数据，该pcie桥连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

pcie-srio桥接模块，用于实现srio协议和pcie协议之间的转换，并将该pcie-srio桥接模块的pcie端口连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

srio互联拓扑树，由互联的多个srio交换机构成，将该pcie-srio桥接模块的srio端口连接到srio交换机上，以建立该srio互联拓扑树与该pcie互联拓扑树的互联通路；

srio桥，用于接收第二传感器生成的传感数据，该srio桥接至该srio互联拓扑树中任一srio交换机的空闲端口。

由以上方案可知，本发明的优点在于：

一种人工智能处理器数据互联方法及相关产品的优点包括以下三个方面：

(1)解决了不同种类、不同接口传感器与人工智能处理器的互联互通问题。

(2)解决了嵌入式系统中多个人工智能处理器之间的数据互联问题。

(3)拓展了人工智能处理器的应用范畴，丰富了用于人工智能处理器的智能硬件产品形态，从通用计算场景，如个人计算机、服务器，拓展到了嵌入式系统应用场景。目前，人工智能处理器都是在通用计算机上使用，因为通用计算机的pcie接口资源很丰富。市面上的产品，都是基于人工智能处理器做成的板卡，类似显卡，标准的pcie接口板卡。而嵌入式系统中都没有pcie接口，因为pcie接口不适合小型化、抗震动等嵌入式环境。在目前的嵌入式装备中，一般都采用pcie之外的其他通信接口。利用本发明的互联装置，可以将人工智能处理器与各型嵌入式传感器互联起来。桥接模块市面上有成熟的桥接芯片，也有开发者用fpga自己写桥接逻辑。凡是成熟芯片、或者fpga实现，都有其局限性，在接口通道数(类似数据位宽)和协议转换实现细节方面都不尽相同。由于桥接模块是本发明所述互联装置的一个必不可少的环节，因此，本发明提出了桥接模块的实现原理，相比于现有方案具有通用性和可拓展性上的技术进步，例如本发明支持接口通道数量为1个到n个，而成熟芯片一般都是4个接口通道。

附图说明

图1为人工智能处理器数据互联架构图；

图2为pcie互联拓扑图；

图3为srio互联拓扑图；

图4为pcie-srio桥接模块图；

图5为srio数据包处理子模块内部连接关系图；

图6为pcie数据包处理子模块内部连接关系图。

具体实施方式

本发明所述一种人工智能处理器数据互联方法，其可扩展人工智能处理器的通信方式，使得人工智能处理器能够与多种类型、多种制式、多型接口的传感器互联，实现多种场景下的数据智能处理。

本发明所述相关产品，包含一切采用所述一种人工智能处理器数据互联方法的芯片、互联装置、电子设备。

本发明的一种人工智能处理器数据互联方法及相关产品，实现了不同人工智能处理器之间的互联以及人工智能处理器与各型传感器之间的互联。一种人工智能处理器数据方法的互联架构见图1，其核心互联拓扑结构位于图中点划线矩形框内部，由五个功能组件组成：pcie互联拓扑树、pcie桥、pcie-srio桥接模块、srio互联拓扑树、srio桥。

所述pcie桥是指pcie-其它接口转接模块。

所述srio桥是指srio-其它接口转接模块。

组件1——pcie互联拓扑树：

pcie互联拓扑树承担三个功能角色：实现多个人工智能处理器的并行接入、实现pcie-srio桥接模块的接入和实现pcie桥的接入。如图2所示，pcie互联主要依靠pcieswitch模块实现拓扑构建。在pcie总线中，pcieswitch由1个上游端口和多个下游端口组成。在一个pcieswitch中可以与cpu直接或者间接相连的端口为上游端口。在pcieswitch中除了上游端口外，其它所有端口为下游端口。pcieswitch的下游端口与pcie终端设备(ep,endpoint)相连。相对于pcie互联拓扑树来说，人工智能处理器、pcie桥、pcie-srio桥接模块都属于pcie终端设备，应该连接到pcieswitch的下游端口上。连接到pcie互联拓扑树上的所有设备均可以实现相互通信。一旦人工智能处理器接入到pcie拓扑树中，其智能计算资源就可以被其它端口设备所共享。

组件2——pcie桥：

传感器的种类丰富多样，其通信接口也五花八门。各类型的传感器可以通过pcie桥连接到pcie总线上，从而间接实现与人工智能处理器的互联。pcie桥的作用便是将不同类型通信接口的设备挂载到pcie总线上，实现不同类型通信协议与pcie协议之间的转换。常用的pcie桥模块包括pcie-pci、pcie-以太网、pcie-sata、pcie-usb、pcie-m.2、pcie-uart、pcie-rs232、pcie-rs422、pcie-rs485、pcie-spi、pcie-hdmi、pcie-vga、pcie-cameralink等。

组件3——pcie-srio桥接模块：

在计算应用中，经常会使用pcie总线。例如，人工神经网络模型训练服务器，使用pcie将多个人工智能处理器板卡或gpu显卡连接成一个集群系统。

在嵌入式系统中，经常使用srio总线。例如，飞行器控制计算机，使用srio总线将多个传感器模块、电源模块、数字信号处理模块、主控模块、执行模块和保密模块连接成一个整机系统。

虽然srio和pcie有着类似的功能，但是这两种互联技术有着不同的协议并需要一个转换模块在它们之间传递事务。因此本发明采用了pcie-srio桥接模块来对这两种互联协议进行必要的转换。pcie-srio桥接模块的组成原理如图4所示，由srio物理层接口子模块、srio数据包处理子模块、pcie数据包处理子模块、pcie物理层接口子模块组成。

组件4——srio互联拓扑树：

srio互联拓扑树承担两个功能角色：实现多个srio接口功能模块的接入和互相通信、实现多个srio桥模块(含pcie-srio桥接模块和srio-其他接口转换模块)的接入。“srio接口功能模块”指的是已经具备srio接口的功能模块，且具有其他特殊功能的模件单元，不是仅具有桥接功能，这个功能模块是已经准备好的，需要与人工智能处理器对接的功能模块。“多个srio桥接模块”指的的专用于srio接口与其它类型接口桥接的专用模块，仅桥接作用，无其它功能。

如图3所示，srio互联拓扑树主要依赖srio交换模块进行构建。srio交换模块由若干个端口组成。不同于pcieswitch的是，srio交换模块的各个端口，地位都是相等的，不区分上游和下游。如果图3中的传感器a需要与人工智能处理器进行通信，那么传感器a可以通过srio桥a、srio交换机#1、srio-pcie桥模块建立一条通信链路。如果图3中的传感器b需要与人工智能处理器进行通信，那么传感器b可以通过srio桥b、srio交换机#2、srio交换机#1、srio-pcie桥模块建立通信链路。

组件5——srio桥：

不同类型传感器的对外通信接口也多种多样。各类型的传感器可以通过srio桥连接到srio总线上，再通过组件3中的pcie-srio桥接模块间接实现与人工智能处理器的互联。srio桥的作用便是将不同类型通信接口的设备挂载到srio总线上，实现不同类型通信协议与srio协议之间的转换。常用的srio桥模块包括srio-pci、srio-以太网、srio-sata、srio-usb、srio-m.2、srio-uart、srio-rs232、srio-rs422、srio-rs485、srio-spi、srio-hdmi、srio-vga、srio-cameralink、srio-光纤等。

本发明所述相关产品，包含一切采用上述互联方法的芯片、电路板、互联装置、电子设备。

为让本发明的上述特征和效果能阐述的更明确易懂，下文特举实施例，并配合说明书图作详细说明如下。

如图1所示，为一种人工智能处理器数据互联方法，该方法包含以下主要实施环节：

环节1：准备1到n块人工智能处理器子系统。

环节2：搭建pcie互联拓扑树。

环节2-1：准备1到n个pcieswitch子模块和cpu子系统模块。

环节2-2：将1到n个pcieswitch子模块按照图2方式进行连接。2#pcieswitch的上游端口与1#pcieswitch的下游端口互联，3#pcieswitch的上游端口与2#pcieswitch的下游端口互联，依次类推，n#pcieswitch的上游端口与n-1#pcieswitch的下游端口互联。

环节2-3：将cpu子系统连接到1#pcieswitch的上游端口。

环节2-4：将1到n块人工智能处理器子系统连接到1到n#pcieswitch的空闲下游端口，编号不要求一一对应，如可以将1#人工智能处理器子系统连接到1#pcieswitch的空闲下游端口，也可以将1#人工智能处理器子系统连接到2#pcieswitch的空闲下游端口，还可以将1#人工智能处理器子系统连接到n#pcieswitch的空闲下游端口。

环节3：搭建pcie桥。

环节3-1：准备需要与人工智能处理器互联的传感器。

环节3-2：根据各个传感器的不同接口，准备相应的pcie-其它接口转换模块。例如：同时有2个传感器需要与人工智能处理器互联，传感器a是rs232接口，传感器b是百兆以太网口，那么就需要准备pcie-rs232转换模块和pcie-百兆以太网转换模块。

环节3-3：将传感器连接到相应的pcie桥模块上，并将pcie桥模块连接到pcie互联拓扑树中任一pcieswitch的空闲下游端口上。例如：假设传感器a是rs232接口，那么将传感器a连接到pcie-rs232转换模块上，并将pcie-rs232转换模块连接到2#pcieswitch的空闲下游端口上，或者将pcie-rs232转换模块连接到其它编号pcieswitch的空闲下游端口上。

环节4：搭建pcie-srio桥接模块。pcie-srio桥接模块的实现方法最常用的有2种，一种是采用专用pcie-srio桥接芯片，另一种是用可编程逻辑器件来编程实现。此处不阐述pcie-srio桥接芯片的使用方法，也不阐述可编程逻辑器件的编程方法，重点阐述pcie-srio桥接模块的原理设计步骤。

环节4-1：组建srio物理层接口子模块。根据需要，搭建多个物理层通信信道ch1到chn。目前专用pcie-srio桥接芯片多数支持到4×(4通道)，fpga多数支持到8×。理论上，srio标准最多可支持到16×。每个通道称为1×，含1个发送差分对和1个接收差分对。本发明支持多个通道，原因如下：1、传感器性能不断提升，产生的数据量指数增长，通道数需要满足未来更大数据的接入需求；2、目前寒武纪人工智能处理器的对外接口是pciex16，带宽约为2.5g*16＝40g。srio的单通道带宽常用为3.125g，需要至少12个通道以上，才能保证srio的通信带宽不成为智能处理器的数据出入瓶颈。

环节4-2：组建srio数据包处理子模块，该子模块内部各个功能单元的连接关系见附图5。

环节4-2-1：组建srio数据包解析功能单元。该单元有两个作用：一个是对srio数据报文进行解析处理；另一个作用是与外部共享存储器进行通信，将srio数据报文进行暂存。

环节4-2-2：组建srio数据包路由功能单元。该单元的作用是对srio数据报文进行id寻址和分发路径选择。

环节4-2-3：组建srio数据包校验功能单元。该单元的作用是对srio数据报文进行校验。

环节4-2-4：组建数据提取功能单元。该单元的作用是接收来自srio物理层接口子模块的物理层数据流，并将srio物理层数据流中的有效数据进行提取。

环节4-2-5：组建数据打包功能单元。该单元的作用是将srio协议数据按照srio物理层要求进行封装打包，并发送给srio物理层接口子模块。

环节4-3：组建pcie数据包处理子模块。该子模块内部各个功能单元的连接关系见附图6。

环节4-3-1：组建pcie事务层tlp数据报文处理功能单元。tlp表示事务层报文(transactionlayerpacket)。该单元的功能有两个：一个是生成pcie总线使用的数据报文；另一个是与外部共享存储器进行通信，用于暂存tlp报文。

环节4-3-2：组建pcie链路层tlp报文收发和校验功能单元。该单元的功能有两个：一个是对tlp报文进行收发处理；另一个是对tlp报文进行校验处理。

环节4-3-3：组建pcie物理层字节分发与合并功能单元。该单元的功能有两个：一个是对tlp报文进行字节分发，因为pcie链路可能由多个通道组成，字节分发功能可以将数据报文分发到不同的通道中，同时还要消除不同通道传输数据可能存在的数据抖动(skew)现象；另一个功能是将来自不同通道的数据进行合并，并执行去抖动(de-skew)操作。

环节4-3-4：组建pcie物理层数据流编码、解码功能单元。该单元的功能是对pcie物理层数据流进行编码和解码操作。

环节4-3-5：组建pcie物理层数据流加扰、解扰功能单元。该单元的功能是对pcie物理层数据流进行加扰和解扰操作。所谓加扰，就是将源数据流与一个随机序列进行异或操作后再发送出去，这样可以降低序列中的电磁干扰噪声。

环节4-3-6：组建pcie物理层数据流串并转换功能单元。该单元的功能有两个，一个是将串行数据流转换成并行数据流，另一个是将并行数据流转换成串行数据流。

环节4-4：组建pcie物理层接口子模块。根据需要，搭建多个物理层通信信道lane1到lanen。目前专用pcie-srio桥接芯片多数支持到4×(4通道)，fpga多数支持到16×。理论上，pcie标准最多可支持到32×。每个通道称为1×，含1个发送差分对和1个接收差分对。

环节4-5：组建共享存储器。可以供srio数据包处理子模块的数据暂存使用，也可以供pcie数据包处理子模块的数据暂存使用。共享存储器在srio数据包处理子模块和pcie数据包处理子模块之间乒乓使用，起到数据共享的作用。

环节4-5-1：组建片内ram。

环节4-5-2：组建片外ddrsdram。目前常用的是ddr3和ddr4。

环节5：搭建srio互联拓扑树。

环节5-1：准备1到n个srio交换机。

环节5-2：将1到n个srio交换机按照图3方式进行连接。由于srio交换机不区分上下游端口，所以srio交换机之间可以任意互联，但不能形成闭环回路。

环节5-3：将srio-pcie桥的srio端口连接到srio交换机的某一空闲端口上，从而建立了srio互联拓扑树与pcie互联拓扑树的互联通路。

环节5-4：将若干具有srio接口的功能模块连接到srio交换机的空闲端口上。如功能模块a连接到1#srio交换机上，功能模块b连接到2#srio交换机上。

环节6：搭建srio桥。

环节6-1：准备需要与人工智能处理器互联的传感器。

环节6-2：根据各个传感器的不同接口，准备相应的srio-其它接口转换模块。例如：同时有2个传感器需要与人工智能处理器互联，传感器a是rs485接口，传感器b是光纤口，那么srio桥a需要准备asrio-rs485转换模块，srio桥b需要准备srio-光纤转换模块。

环节6-3：将传感器连接到相应的srio桥模块上，并srio桥模块连接到srio互联拓扑树中任一srio交换机的空闲端口上。例如：假设传感器a是rs485接口、传感器b是光纤口，那么将传感器a连接到srio-rs485转换模块上、将传感器b连接到srio-光纤转换模块上，并将srio-rs485转换模块连接到1#srio交换机的空闲端口上、将srio-光纤转换模块连接到2#srio交换机的空闲端口上。

至此，完成了一种人工智能处理器数据互联方法设计，能够实现不同接口类型的传感器与人工智能处理器的互联。

所述一种人工智能处理器数据互联方法，可以仅包含上述环节1、环节2、环节3，如图1所示的通信链路a-b-c；也可包含环节1、环节2、环节4、环节5、环节6，如图1所示的通信链路a-d-e-f-g；也可包含环节1到环节6所有环节，如图1所示通信链路a-b-c和通信链路a-d-e-f-g同时存在。

所述一种人工智能处理器数据互联方法及相关产品，提供了一种计算机存储介质，其中，该计算机存储介质存储用于电子数据交换的计算机程序，该计算机程序使得计算机执行如上述方法实施例中记载的任何一种人工智能处理器数据互联方法的部分或全部步骤。

所述一种人工智能处理器数据互联方法及相关产品，提供了一种计算机程序产品，所述计算机程序产品包括存储了计算机程序的非瞬时性计算机可读存储介质，所述计算机程序可操作来使计算机执行如上述方法实施例中记载的任何一种人工智能处理器数据互联方法的部分或全部步骤。

所述一种人工智能处理器数据互联方法及相关产品，在一些实施例中，公开了一种芯片，其包含了上述用于执行一种人工智能处理器数据互联方法。

在一些实施例中，公开了一种芯片封装结构，其包含了上述芯片。

在一些实施例中，公开了一种电路板卡，其包含了上述芯片封装结构。

在一些实施例中，公开了一种电子设备，其包含了上述板卡。电子设备包括数据处理装置、机器人、电脑、打印机、扫描仪、平板电脑、智能终端、手机、行车记录仪、导航仪、传感器、摄像头、服务器、云端服务器、相机、摄像机、投影仪、手表、耳机、移动存储、可穿戴设备、交通工具、家用电器、医疗设备、特种装备。

以下为与上述方法实施例对应的系统实施例，本实施方式可与上述实施方式互相配合实施。上述实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在上述实施方式中。

本发明还提出了一种用于人工智能处理器的数据互联系统，其中包括：

模块1、通过串联多个pcieswitch构成pcie互联拓扑树，该pcie互联拓扑树中第一个pcieswitch的上游端口与通用处理器相连，每个人工智能处理器均与该pcie互联拓扑树中一个pcieswitch的下游端口相连；

模块2、获取第一传感器，并通过pcie桥将该第一传感器连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

模块3、搭建pcie-srio桥接模块，以实现srio协议和pcie协议之间的转换，并将该pcie-srio桥接模块的pcie端口连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

模块4、通过互联多个srio交换机构成srio互联拓扑树，将该pcie-srio桥接模块的srio端口连接到srio交换机上，以建立该srio互联拓扑树与该pcie互联拓扑树的互联通路；

模块5、获取第二传感器，并通过srio桥将该第二传感器连接至该srio互联拓扑树中任一srio交换机的空闲端口；

模块6、该第一传感器通过该pcie桥和该pcie互联拓扑树，实现与该人工智能处理器的数据互联，该第二传感器通过该srio桥、该srio互联拓扑树、该pcie-srio桥接模块和该pcie互联拓扑树，实现与该人工智能处理器的数据互联。

所述的用于人工智能处理器的数据互联系统，其中模块3中搭建的该pcie-srio桥接模块由srio物理层接口子模块、srio数据包处理子模块、pcie物理层接口子模块、pcie数据包处理子模块和共享存储器组成；

其中，该srio物理层接口子模块包括多个物理层通信信道，与该srio互联拓扑树相连中srio交换机的空闲端口相连，用于传输该第二传感器生成的srio数据包；

该srio数据包处理子模块与该srio物理层接口子模块相连，用于对该srio数据包进行预处理后存入该共享存储器；

该pcie数据包处理子模块，用于从该共享存储器获取srio数据包，并将其转换为pcie协议重编码，得到满足pcie协议的转换数据包，该转换数据包通过pcie物理层接口子模块发送至该pcie互联拓扑树中任一pcieswitch的下游端口。

所述的用于人工智能处理器的数据互联系统，其中该pcie数据包处理子模块包括pcie事务层tlp数据报文处理功能单元、pcie链路层tlp报文收发校验功能单元、pcie物理层字节分发合并功能单元、pcie物理层数据流编解码功能单元、pcie物理层数据流加解扰功能单元和pcie物理层数据流串并转换功能单元。

所述的用于人工智能处理器的数据互联系统，其中该srio数据包处理子模块包括：

srio数据包解析功能单元，用于对srio数据报文进行解析处理，并与该共享存储器进行通信，将srio数据报文进行暂存；

srio数据包路由功能单元，用于对srio数据报文进行id寻址和分发路径选择；

srio数据包校验功能单元，用于对srio数据报文进行校验；

数据提取功能单元，用于接收来自该srio物理层接口子模块的物理层数据流，并提取srio物理层数据流中的有效数据；

组建数据打包功能单元，用于将srio协议数据按照srio物理层要求进行封装打包，并发送给srio物理层接口子模块；

该pcie数据包处理子模块包括：

pcie事务层tlp数据报文处理功能单元，用于生成pcie总线使用的数据报文并与该共享存储器进行通信，暂存tlp报文；

pcie链路层tlp报文收发和校验功能单元，用于对tlp报文进行收发处理并对tlp报文进行校验处理；

pcie物理层字节分发与合并功能单元，用于对tlp报文进行字节分发，并将来自不同通道的数据进行合并，并执行去抖动操作；

pcie物理层数据流编码、解码功能单元，用于对pcie物理层数据流进行编码和解码操作；

pcie物理层数据流加扰、解扰功能单元，用于对pcie物理层数据流进行加扰和解扰操作。

pcie物理层数据流串并转换功能单元，用于将串行数据流转换成并行数据流，并将并行数据流转换成串行数据流。

本发明还提出了一种用于人工智能处理器的数据互联芯片，其中用于存储执行任意一种数据互联方法的程序。

本发明还提出了一种用于人工智能处理器的数据互联装置，其中包括：

pcie互联拓扑树，由串联的多个pcieswitch构成，该pcie互联拓扑树中第一个pcieswitch的上游端口用于连接通用处理器，每个人工智能处理器均与该pcie互联拓扑树中一个pcieswitch的下游端口相连；

pcie桥，用于接收第一传感器生成的传感数据，该pcie桥连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

pcie-srio桥接模块，用于实现srio协议和pcie协议之间的转换，并将该pcie-srio桥接模块的pcie端口连接至该pcie互联拓扑树中任一pcieswitch的下游端口；

srio互联拓扑树，由互联的多个srio交换机构成，将该pcie-srio桥接模块的srio端口连接到srio交换机上，以建立该srio互联拓扑树与该pcie互联拓扑树的互联通路；

srio桥，用于接收第二传感器生成的传感数据，该srio桥接至该srio互联拓扑树中任一srio交换机的空闲端口。