一种星载异步速率通信匹配装置的制作方法

本发明提出的一种星载异步速率通信匹配装置，主要在星载数据传输系统中应用。

背景技术：

基于对卫星载荷数据传输平台的充分了解和认识，伴随着单个卫星系统承担业务的复杂化和多样化，为解决同一颗卫星上需要传输的数据量差别巨大(短时高速与长时低速并存)的现状，在平台的资源配比处在一个合理位置的情况下，一般将不同的载荷业务数据，通过不同速率的接口传输到整星的数据传输设备，最后采用同一个无线通道下传到地面，这就导致了星上数据传输接口中必然存在异步速率通信匹配装置，以适应星上业务数据量差别巨大的现状。现有的传输接口转换电路，多用于电气特性及有效信号路数的转换，不涉及不同速率的匹配，典型的例如tlk2711转camera-link，当星上载荷的数据量特点为短时高速，且星载对地传输通道速率较低时，该方法不能很好的适应，另外从星载对地传输通道资源消耗(平台尺寸、重量)方面来考虑，传统的转换电路灵活性也需要进一步提高。

技术实现要素：

本发明技术解决的问题是：克服低速星地无线通道下，星载高速数据接口和低速数据接口的通信速率匹配，提供一种匹配速率范围宽的异步速率通信匹配装置。

本发明的技术解决方案是：

一种星载异步速率通信匹配装置，包括：高速vml接口输入模块、高速并行ddr组缓存模块、lvds接口输出模块、电源管理分配模块、fpga中心处理模块以及对外spi接口模块；

通过对外spi接口，接收控制指令信息并提供给fpga中心处理模块，fpga中心控制模块还通过高速vml接口输入模块接收从vml接口输入的短时高速率数据，短时高速率数据进入fpga中心控制模块进行缓冲，再将数据送入高速并行ddr组缓存模块进行缓存，最后根据收到的控制指令信息，通过lvds接口输出模块完成lvds接口的数据实时或延时输出，电源管理分配模块用于其它各个模块的供电及电源控制。

进一步的，从vml接口输入的短时高速率数据为vml电平串行数据流。

进一步的，fpga中心处理模块，包括接口驱动逻辑单元、时钟管理单元、fpga中心控制状态机以及高速数据缓冲区；

其中，时钟管理单元提供时钟信号，接口驱动逻辑单元与对外spi接口模块的通信，完成控制指令信号的物理传输，高速数据缓冲区与高速vml接口输入模块以及高速并行ddr组缓存模块进行通信，将高速vml接口输入模块送入的短时高速率数据进行缓冲，完成高速数据缓存前的预处理，再将数据送入高速并行ddr组缓存模块进行缓存；fpga中心控制状态机完成装置整个过程的闭环控制。

进一步的，fpga中心控制状态机拥有4个状态，分别是：

s0：初始等待状态；

s1：高速数据接收状态；

s2：数据缓存完成状态；

s3：缓存输出状态。

进一步的，fpga中心控制状态机共有7个触发条件分别为t0-t6，具体为：

t0：未检测到同步码sp；

t1：首次检测到同步码sp；

t2：缓存写满或者持续20s未检测到同步码sp；

t3：缓存没有写满或者持续检测到同步码sp；

t4：收到丢弃缓存指令或复位指令；

t5：收到输出缓存指令；

t6：缓存为空或者收到输出停止指令。

进一步的，通信匹配装置的初始状态为等待，检测高速输入口的数据输入，即s0状态，当首次检测到符合协议要求的同步码后，即t1条件，进入缓存接收状态s1，持续将高速数据写入缓存，在缓存写满或者持续20s没有检测到同步码sp时，即t2条件，当次缓存数据接收完成，即s2状态，等待下一步指令，如果收到丢弃缓存或者复位指令，即t4条件，则系统重新进入等待状态s0，如果收到输出缓存指令，即t5条件，则进入缓存输出状态s3，通过lvds接口输出缓存数据，当缓存为空或者收到输出停止指令时，即t6条件，重新进入初始等待状态s0，整个控制完成闭环。

进一步的，所述高速输入口采用的是vml接口，包括tlk2711、tlk3101或slk2501，且该高速输入口输入的是高速串行数据，速率范围为1.6～2.5gbps。

进一步的，高速数据流通过fpga片内fifo对数据进行输出位宽及格式的处理，在时钟管理单元及控制状态机的配合下，写入ddr组缓存，所述的高速并行ddr组缓存模块，利用6片容量为8gbit的ddr3芯片，完成最高48gbit的数据缓存。

进一步的，所述的lvds接口输出模块，采用四线制lvds接口，作为适配速率输出接口，速率范围为30-450mbps可设置。所述的对外spi接口模块，采用四线制spi接口，作为对外交互控制接口，用来传输外部的控制指令以及自身的状态信息。

本发明与现有技术相比具有如下优点：

(1)本发明采用了vml接口作为高速数据输入接口，缓存采用了48gbit容量的ddr组，使得接口速率高达2.5gbps时，仍能有效的完成数据的缓存。

(2)本发明采用了lvds接口作为适配速率输出接口，lvds接口的灵活性，使得适配输出的速率范围宽达30-450mbps，能适应不同速率的星地直传通道。

(3)本发明结构简单，集成度高，特别高速接口及高速缓存模组的控制利于在fpga中实现。

附图说明

图1为星载异步速率通信匹配装置组成框图；

图2为匹配装置fpga控制状态机逻辑框图。

具体实施方式

如图1所示，本发明提出的一种星载异步速率通信匹配装置，包括：高速vml接口输入模块、高速并行ddr组缓存模块、lvds接口输出模块、电源管理分配模块、fpga中心处理模块以及对外spi接口模块；

通过对外spi接口，接收控制指令信息并提供给fpga中心处理模块，fpga中心控制模块还通过高速vml接口输入模块接收从vml接口输入的短时高速率数据，短时高速率数据进入fpga中心控制模块进行缓冲，再将数据送入高速并行ddr组缓存模块进行缓存，最后根据收到的控制指令信息，通过lvds接口输出模块完成lvds接口的数据实时或延时输出，电源管理分配模块用于其它各个模块的供电及电源控制。

从vml接口输入的短时高速率数据为vml电平串行数据流。

fpga中心处理模块，作为系统的中心处理单元，完成了整个系统的时钟管理，使各个部分均能稳定有效的运行，并在缓存流程状态机的控制下，接收来自接口电路的指令，对高速数据进行数据缓冲、同时接收配置命令，以设置的速率将缓存的数据进行输出，完成整个系统的闭环管理。

具体的，fpga中心处理模块，包括接口驱动逻辑单元、时钟管理单元、fpga中心控制状态机以及高速数据缓冲区；

其中，时钟管理单元提供时钟信号，接口驱动逻辑单元与对外spi接口模块的通信，完成控制指令信号的物理传输，高速数据缓冲区与高速vml接口输入模块以及高速并行ddr组缓存模块进行通信，将高速vml接口输入模块送入的短时高速率数据进行缓冲，完成高速数据缓存前的预处理，再将数据送入高速并行ddr组缓存模块进行缓存；fpga中心控制状态机完成装置整个过程的闭环控制。

如图2所示，匹配装置中心控制状态机拥有4个状态，分别是：

s0：初始等待状态

s1：高速数据接收状态

s2：数据缓存完成状态

s3：缓存输出状态

中心控制状态机共有7个触发条件分别为t0-t6，具体为：

t0：未检测到同步码sp

t1：首次检测到同步码sp

t2：缓存写满或者持续20s未检测到同步码sp

t3：缓存没有写满或者持续检测到同步码sp

t4：收到丢弃缓存指令或复位指令

t5：收到输出缓存指令

t6：缓存为空或者收到输出停止指令

整个系统的初始状态为等待，检测高速输入口的数据输入(s0)，当首次检测到符合协议要求的同步码(t1)后，系统进入缓存接收状态(s1)，持续将高速数据写入缓存，在缓存写满或者持续30s没有检测到同步码sp(t2)时，系统当次缓存数据接收完成(s2)，等待下一步指令，如果收到丢弃缓存或者复位指令，则系统重新进入等待状态s0，如果收到输出缓存指令(t5)，则系统进入缓存输出状态(s3)，通过lvds接口输出缓存数据，当缓存为空或者收到输出停止指令(t6)时，系统重新进入初始等待状态(s0)，整个控制系统完成闭环。

本发明中，高速数据流通过fpga片内fifo对数据进行输出位宽及格式的处理，在时钟管理单元及控制状态机的配合下，写入ddr组缓存，所述的高速并行ddr组缓存模块，利用6片容量为8gbit的ddr3芯片，完成最高48gbit的数据缓存。

优选的，lvds接口输出模块，采用四线制lvds接口，作为适配速率输出接口，速率范围为30-450mbps可设置。

优选的，对外spi接口模块，采用四线制spi接口，作为对外交互控制接口，用来传输外部的控制指令以及自身的状态信息。

优选的，高速输入口采用的是vml接口，包括tlk2711、tlk3101或slk2501，且该高速输入口输入的是高速串行数据，速率范围为1.6～2.5gbps。

本发明结构简单，集成度高，特别高速接口及高速缓存模组的控制利于在fpga中实现，实现短时高速数据接口与低速数据接口的通信速率匹配，且可适应的匹配速率范围宽。