一种基于FPGA实现HDMI2.1接口数据传输方法、装置及转换盒与流程

一种基于fpga实现hdmi2.1接口数据传输方法、装置及转换盒
技术领域
1.本发明涉及hdmi2.1以及高清视频显示技术领域，尤其涉及一种基于fpga实现hdmi2.1接口数据传输方法、装置及转换盒。


背景技术：

2.当下高分辨率/高帧率、高动态范围(hdr)已经成为视频显示领域争相追逐的性能指标。高分辨率可为大尺寸显示面板带来更加细腻的视觉呈现、高帧率带来更加流畅的视频播放以及更低的延迟、高动态范围显示带来更高对比度，同样的场景可明显提升画质效果。
3.在2017年11月hdmi联盟组织发布了hdmi2.1新标准，带宽提升至48gbps(最高支持10k*5k@60hz视频图像传输)、动态hdr、动态刷新率、earc等新特性。hdmi2.1最高48gbps的带宽给传输线的设计提到了一个新的高度，单条差分对的速率12gbps为hdmi2.0的两倍，为了保证传输信号的稳定性市面上出现了不同类型的hdmi2.1光纤传输线，传输距离可达几十至几百米。在5g即将对普及的年代，8k各类产品已经开始逐步进入普通大众的视眼，而hdmi2.1标准推出对8k产业链的推动有着至关重要的意义。
4.2017、2018这两年时间期间，夏普在市场上先后推出一系列4通道hdmi2.0拼接输入8k电视方案，实际应用时需要4条hdmi连接线，通过该拼接通道可实现8k视频画面点对点显示，而且需要配合专用的8k源输出设备使用，普通的家用机顶盒无法满足这种使用场景。这两年随着电视解决方案提供商支持hdmi2.1标准的soc芯片相继投放市场，tv整机厂开始纷纷采用以争夺8k高端电视制高点，国内海思半导体也推出了hdmi2.1 tv
‑
box芯片方案，于是出现了支持hdmi2.1输出的源设备无法完美接入夏普拼接方案的8k电视以及拼接方案的8k播放源设备无法完美接入hdmi2.1接口的8k电视的问题。


技术实现要素：

5.本发明实施例提供了一种基于fpga实现hdmi2.1接口数据传输方法、装置及转换盒，旨在解决目前hdmi2.1速率高，导致市面上没有能够匹配hdmi2.1接口的8k转换设备的难题。
6.第一方面，本发明实施例提供了一种基于fpga实现hdmi2.1接口数据传输方法，所述方法应用于fpga芯片中，所述fpga芯片包括收发器，所述方法包括：
7.接收视频数据源，所述视频数据源包括多个数据通道；
8.对于各所述数据通道内的数据，并行执行如下步骤：若所述数据的格式为frl格式，依次对所述数据进行tmds tri
‑
byte组流、frl组包、frl分块和super块组合映射、插入rs前项纠错码以及frl加扰码和编码处理；将所述数据的位宽变换为所述收发器适配的位宽，并将所述数据输入到所述收发器中。
9.其进一步的技术方案为，所述方法还包括：
10.若所述数据的格式为tmds格式，对所述数据进行tmds tri
‑
byte组流处理；
11.将所述数据的位宽变换为所述收发器适配的位宽；
12.对所述数据进行tmds加扰码及编码处理；
13.将所述数据输入到所述收发器中。
14.其进一步的技术方案为，对数据进行tmds tri
‑
byte组流处理之前，所述方法还包括：
15.通过vesa dsc编码器对所述数据进行编码。
16.其进一步的技术方案为，对数据进行tmds tri
‑
byte组流处理之后，所述方法还包括：
17.对所述数据进行hdcp2.x加密处理。
18.其进一步的技术方案为，所述方法还包括：
19.若所述数据的格式为frl格式，对所述数据执行数据训练过程。
20.第二方面，本发明实施例还提供了一种基于fpga实现hdmi2.1接口数据传输装置，其包括用于执行上述方法的单元。
21.第三方面，本发明实施例还提供了一种计算机设备，其包括存储器及处理器，所述存储器上存储有计算机程序，所述处理器执行所述计算机程序时实现上述方法。
22.第四方面，本发明实施例还提供了一种计算机可读存储介质，所述存储介质存储有计算机程序，所述计算机程序当被处理器执行时可实现上述方法。
23.本发明能够达到的技术效果如下：
24.本发明实施例的技术方案，利用fpga的高速收发器(transceiver)以及其并行数据处理的优势，能够实现hdmi2.1接口数据的传输，从而有效解决由于hdmi2.1接口速率高、逻辑结构复杂度大而导致市面上无8k转换盒能够支持hdmi2.1接口的难题。进一步地，本发明的技术方案能够同时支持frl格式以及tmds格式，从而能够解决hdmi2.1与hdmi2.0设备信号相互转换的问题。
附图说明
25.为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
26.图1为本发明实施例提供的基于fpga实现hdmi2.1接口数据传输方法的流程示意图；
27.图2为本发明实施例提供的基于fpga实现hdmi2.1接口数据传输方法的的原理框图；
28.图3为图2中过程9的原理框图；
29.图4为本发明实施例提供的过程9中位宽转换过程的示意图；
30.图5为图3frl编码过程的示意图；
31.图6为本发明实施例提供的一种转换盒的示意性框图；
32.图7为本发明一种转换盒的应用场景图；
33.图8为本发明一种转换盒的应用场景图；
34.图9为本发明一种转换盒的应用场景图；
35.图10为本发明一种转换盒的应用场景图；
36.图11为本发明一种转换盒的应用场景图；
37.图12为本发明实施例提供的基于fpga实现hdmi2.1接口数据传输装置的示意性框图。
具体实施方式
38.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
39.应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
40.还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
41.还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
42.如在本说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
[0043]
请参阅图1
‑
图2，图1是本发明实施例提供的一种基于fpga实现hdmi2.1接口数据传输方法的流程示意图。图2是本发明实施例提供的一种基于fpga实现hdmi2.1接口数据传输方法的原理框图。所述方法应用于fpga芯片中，在hdmi2.1的发送端实现，所述fpga芯片包括收发器。如图所示，该方法包括以下步骤s1
‑
s2。
[0044]
s1，接收视频数据源，所述视频数据源包括多个数据通道(lane)。
[0045]
具体实施中，接收视频数据源，所述视频数据源的格式包括frl格式以及tmds格式。所述视频数据源包括多个数据通道(lane)。
[0046]
例如，frl格式是hdmi2.1增加传输格式，支持多线多速率(4lane包含12gbps、10gbps、8gbps、6gbps四种速率，3lane包含6gbps、3gbps两种速率)。
[0047]
tmds是hdmi2.0以及之前版本支持的数据传输格式。
[0048]
s2，对于各所述数据通道内的数据，并行执行如下步骤：若所述数据的格式为frl格式，依次对所述数据进行tmds tri
‑
byte组流、frl组包、frl分块和super块组合映射、插入rs前项纠错码以及frl加扰码和编码处理；将所述数据的位宽变换为所述收发器适配的位宽，并将所述数据输入到所述收发器中。
[0049]
进一步地，在一实施例中，步骤s2还包括：若所述数据的格式为tmds格式，对所述数据进行tmds tri
‑
byte组流处理；将所述数据的位宽变换为所述收发器适配的位宽；对所述数据进行tmds加扰码及编码处理；将所述数据输入到所述收发器中。
[0050]
具体实施中，上述步骤在hdmi2.1发送端的实现并行处理的过程如图2所示(接收端数据流向为发送端的反过程)。具体说明如下：
[0051]
若传输采用frl数据格式，则对视频数据源各通道内的数据并行执行如下步骤：tmds tri
‑
byte组流(过程1)、hdcp2.x加密(过程2)、frl组包(过程5)、frl分块和super块组合映射(过程6)、插入rs前项纠错码(过程7)、frl加扰码和编码(过程8)以及变换b(过程9)；在执行完上述过程后输入到收发器(transceiver)中。其中，hdcp2.x加密是可选的处理方式。对于frl格式数据，增加的rs前向纠错码处理过程，极大地提高了数据传输过程中抗干扰能力。
[0052]
需要说明的是，上述变换b具体为将所述数据的位宽变换为所述收发器适配的位宽，以使得数据能够与收发器(transceiver)适配。
[0053]
进一步地，若视频数据源的数据的格式为frl格式，则需对所述数据执行数据训练(training)过程，以此保证在高速率传输下的数据被接收端可靠接收。
[0054]
若传输采用tmds数据格式，则对视频数据源各通道内的数据并行执行如下步骤：tmds tri
‑
byte组流(过程1)、hdcp2.x加密(过程2)、变换a(过程3)以及tmds加扰码及编码(过程4)；在执行完上述过程后输入到收发器(transceiver)中。其中，hdcp2.x加密是可选的处理方式。
[0055]
需要说明的是，上述变换a具体为将所述数据的位宽变换为所述收发器适配的位宽，以使得数据能够与收发器(transceiver)适配。
[0056]
进一步地，继续参见图2，在一些实施例中，对数据进行tmds tri
‑
byte组流处理之前，所述方法还包括：通过vesa dsc编码器对数据进行编码，该过程为一可选的过程。
[0057]
本发明实施例的技术方案，利用fpga的高速收发器(transceiver)以及并行数据处理的优势，能够实现hdmi2.1接口数据的传输，从而有效解决由于hdmi2.1接口速率高、逻辑结构复杂度大而导致市面上无8k转换盒能够支持hdmi2.1接口的难题。进一步地，本发明的技术方案能够同时支持frl格式以及tmds格式，从而能够解决hdmi2.1与hdmi2.0设备信号相互转换的问题。
[0058]
为了更好阐述本发明的技术方案，现对上文中并行处理过程做详细说明如下：
[0059]
图2中，数据通过fpga的收发器(transceiver)输出最终的高速串行信号。tmds格式的数据编码后的并行数据每个数据通道以10位整数倍为输出单位，可以选择10bit，20bit，40bit等并行处理位宽。而单个frl格式的数据为16位，经过编码后数据每个通道以18位整数倍为输出单位，可以选择18bit，36bit，72bit等并行处理位宽。为了保证两种不同输出数据的位宽都可以和收发器可选的并行的位宽适配，同时考虑fpga自身的性能以及逻辑占用量选择40bit位宽作为收发器并行输入的位宽。这样对于最高6gbps的tmds信号并行数据时钟为150mhz。对于最高12gbps的frl信号并行数据时钟为300mhz，同时选择72bit为frl数据编码的并行数据位宽(单个时钟并行处理单条数据线4个frl数据，4lane模式下等效单个时钟周期处理16个frl数据，3lane模式下等效单个时钟周期处理12个frl数据)。因此，需要将72bit位宽连续并行数据转换为40bit位宽连续的数据输出给收发器，这里需要插入一个frl链路层和物理层之间的变换逻辑(即过程9，变换b)，这样以上所设计的参数指标符合fpga芯片的性能范围，同时解决了frl数据格式和tmds数据格式可同时切换输出给收发器转化为高速串行数据。
[0060]
进一步地，由于过程1和过程2同时包含两种数据输出格式，因此，并行处理的数量的确定方式如下：
[0061]
由于frl数据是从tmds tri
‑
byte流重新组包而来，在使用该模式传输的前提就是frl提供的带宽理论上比tri
‑
byte流的数据带宽要高，则tri
‑
byte流的最高时钟频率可粗略按照如下公式计算：
[0062]
f
tb_clk_max
＝n
lane
×
r
transfer
×
e
encode
×
r
video
÷
b
tribyte
[0063]
f
tb_clk_max
为最高frl模式下tri
‑
byte组流允许的最高时钟频率。
[0064]
n
lane
为frl模式下传输数据线数量(4或者3)。
[0065]
r
transfer
为frl模式下最高传输速率(12gbps、10gbps、8gbps、6gbps、3gbps)。
[0066]
eencode为frl模式下传输编码效率(固定为16比18)。
[0067]
r
video
为视频输出时序行有效视频占总行时间的占比(考虑允许借用消隐时间传输视频，这里取0.9)。
[0068]
b
tribyte
为tri
‑
byte流的数据位宽(固定为24位)。
[0069]
根据以上公式最高tri
‑
byte组流允许的最高时钟频率为这个主频对于已经大大超过了fpga内部逻辑的主频(通常大面积逻辑时钟频率以300m为上限设计)，兼顾考虑主频与资源使用量，因此考虑使用8个tri
‑
bytes为一个时钟单位并行处理，将时钟的主频将至200mhz，从而等价实现最大的性能来满足设计的需求。
[0070]
进一步地，过程4由于直接通过选择器和fpga的收发器对接，收发器输入位宽为40bit，而如果选择4个tri
‑
bytes并行处理，则每个传输数据通道上经过编码后的的数据位宽刚好为40bit。为了能够满足frl的最大性能，过程1和2选择了8倍tri
‑
bytes作为单个时钟周期处理单位，和过程4接口不能直接对接，因此在过程2和4中间插入过程3实现从位宽从8倍tri
‑
bytes向4倍tri
‑
bytes转换，过程4时钟频率变换为过程1和2的两倍，从而实现两边速率对等。
[0071]
过程3和过程9实现过程类似，这里以过程9为例说明其方式/方法。
[0072]
具体地，过程9的具体实现过程如下：
[0073]
fpga的收发器自带的编码器为ibm的8b10b硬件编解码器，而hdmi2.1在frl模式下使用的是16b18b编码，此时需要禁用收发器自带的内部硬件编码，使用外部软件编码。收发器用户并行数据逻辑时钟这里称作user clock，而frl处理端的同步时钟称frl clock(用于处理过程5、6、7、8)。
[0074]
发送端实现过程9如图3所示(接收端为下图逆过程)，图中为单条数据线对应的转换关系，位宽
‑
频率变速箱(gearboxing)的输入输出的时钟通过锁相环来实现无偏差控制。
[0075]
以12gbp速率为例，具体实现过程如下，输入时钟300.000mhz，输入数据位宽72位。输出时钟166.667mhz，输出数据位宽40位。
[0076]
第一步：计算72和40的最小公倍数为360，逻辑实现时定义360位大小的数据缓存空间data_bufer，这里我们使用寄存器(register)实现该缓存。
[0077]
第二步：输入数据位置变化周期为360除以72等于5，输出数据位置变化周期为360除以40等于9，逻辑实现时定义输入位置in_addr(从0、1、2、3、4之间变化)和输出位置out_
addr(从0、1、
…
、7、8之间变化)，in_addr由输入时钟驱动，out_addr由输出时钟驱动。in_addr为0更新data_buffer的第0位到第71位，in_addr为1更新data_buffer的第72位到第143位，依次类推；out_addr为0输出data_buffer的第0位到第39位，out_addr为1输出data_bufer的第40位到第79位，依次类推，如图4所示。
[0078]
第三步：定义一个翻转信号tog，in_addr每变化一个周期翻转一次(0变1或者1变0)，如每次位置在位置3翻转，翻转的位置可以任意选择。输出时钟时钟域内同步采样该翻转信号tog，同步后的信号定义为tog_sync，在tog_sync发生翻转的时刻重置out_addr的位置，这个位置如有异常(重置的位置值和本来正常变化的预期值不一致)需要能够实现动态调整，这样既保证读写不缓存发生冲突又极大增强逻辑功能鲁棒性，同时还实现了位宽频率变速的功能。
[0079]
进一步地，图3中frl编码fpga实现的方式/方法(并行处理方式的举例)如下：
[0080]
hdmi2.1 frl数据传输采用16b18b编码，编码方式中包含两个特殊18bit字符ssb/sr，用于frl块同步以及接收端字符对齐，这种编码是为了均衡传输链路当中0和1的数量，同时提高了tmds 8b10b的编码效率。传输链路中的串行数据流1的数量减去0的数量称之为running disparity(rd)，该编码方法把16bit输入数据分为低9bit和高7bit，分别对应9b10b查找表以及7b8b查找表，编码过程先通过9b10b编码表，再通过7b8b编码表以输出整个18bit整个结果，9b10b查找表输入前rd称作为running front disparity(rfd)，9b10b查找表输出后(7b8b查找表输入数据)的rd称作为running mid
‑
disparity(rmd)，7b8b查找表输出数据rd称为过程running end disparity(red)，rd初始值的设置为+3、+1、
‑
1、
‑
3，整个编码过程中的rd值都在这几个值之间变动。
[0081]
实际fpga采用的是4个字符symbol一起并行同步编码，编码结构实现如图5所示，其中dff为d触发器，x3，x2，x1，x0为四个16位frl高位字符到低位字符，ry3，ry2，ry1，ry0为编码后经过d触发器锁存高位字符到低位字符结果输出，单个时钟经过4级处理后编码后“0”和“1”不平衡数量结果red3结果经过d触发器锁存后作为下个时钟周期计算的rfd0输入，虚线框表示单个16b18b编码表功能模块。
[0082]
参见图6，图6是本发明实施例提出的一种转换盒100的结构示意图。由图可知，该转换盒100包括fpga芯片30。其中，所述fpga芯片30包括收发器，所述fpga芯片30用于执行上述实施例所述的基于fpga实现hdmi2.1接口数据传输方法。
[0083]
进一步地，所述转换盒100还包括多个hdmi2.1输入接口10(例如，4个)、多个hdmi2.1输出接口20(例如，4个)以及配置接口40。
[0084]
在一具体实施例中，该转换盒100的板卡采用xilinx公司的型号为ku060(
‑
2i)的fpga芯片30为核心，该fpga芯片30提供了726k基本的逻辑单元，38mbit的块ram以及32路最高16.375gbps收发器(transceiver，实现并行数据与高速串行数据的转换)，辅助电路包含4路hdmi输入接口10、4路hdmi输出接口20及控制配置接口40。各hdmi输入接口10及hdmi输出接口20均支持hdmi2.1(最高48gbps)规格，hdmi输入输出主链路高速差分信号由fpga的高速收发器(transceiver)来实现。配置接口40用于应用场景设置、包含通用千兆网口以及rs232串口，千兆网口实现对板卡的设置以及网页控制，rs232串口完成信息的打印以及调试。
[0085]
8k转换盒可应用场景举例
[0086]
1、一个输入源广播方式输出到多个输出口，应用场景如图7所示。
[0087]
设置方法：
[0088]
(一)、播放源接入转换盒输任何一个输入口。
[0089]
(二)、转换盒输出口接电视或其他转换盒的输入口(转换口的输出口接其他转换盒可实现输出口的扩展)。
[0090]
(三)、由配置接口设置目标输入口内容广播到所有的输出口，如果四个口都接有输入源则输可以通过软件配置选择4个中的任何一个。
[0091]
2、不同8k形态产品hdmi接口间转换(包括a转换场景以及b转换场景)
[0092]
a转换场景，如图8所示。
[0093]
a转换场景设置方法：
[0094]
(一)、4路hdmi2.0输出源分别接转换盒的4个输入口。
[0095]
(二)、选择转换盒其中一路输出口接8k电视hdmi2.1输入口。
[0096]
(三)、由配置接口设置转换盒为“田”字形拼接模式，每个hdmi2.0输入口画幅占输出“田”字形的一份，转换盒可自动实现4路输入信号源同步，音频按输入物理端口编号1、2、3、4的优先级顺序选择。
[0097]
b转换场景，如图9所示。
[0098]
b转换场景设置方法如下：
[0099]
(一)、hdmi2.1的输出源接转换盒输入口的其中一路。
[0100]
(二)、转换盒4个输出口分别接4路hdmi2.0拼接模式的8k电视。
[0101]
(三)、由配置接口设置转换盒为“田”字形分割模式，每个输出口画幅占输入“田”字形的一份，转换盒可自动实现4路输出信号源同步，音频在所有的输出口同步广播。
[0102]
3、拼接屏应用，如图10所示。
[0103]
设置方法：
[0104]
(一)、上图中转换盒2、3、4、5可酌情使用，也可完全不使用，用于输出端口扩展。
[0105]
(二)、hdmi2.1的输出源接转换盒1输入口的其中一路。如果有多个输入源还可以接转化盒1的其他输入口，实现拼接屏上多画面显示。
[0106]
(三)、转换盒1上4个输出口分别接转换盒或直接连接拼接屏。
[0107]
(四)、由配置接口分别设置转换盒1、2、3、4、5的各自分割模式，各个转换盒输出帧画面同步，根据拼接屏幕的数量确定转换盒的组合方案，举例实现的方案中最大实现16路拼接输出显示，当然也可实现如3*4、3*3、2*5、2*6等拼接模式。
[0108]
4、多画面监控，如图11所示。
[0109]
设置方法：
[0110]
(一)、上图中转换盒2、3、4、5可酌情使用，也可完全不使用，用于输入端口扩展。
[0111]
(二)、转换盒1设置成4画面输入1画面输出模式，四输入画面可以为标准的“田”字形画面、也可以设置拉升/收缩画面成其他非相等画面。
[0112]
(三)、根据监控路数通过配置接口分别设置转换盒的组合方式以及画面大小/显示位置，举例实现的方案中最大实现16路画面输出显示，支持选中某一画面一键全屏或还原。
[0113]
(四)、每个转换盒可独立设置输出显示时序。
[0114]
参见图12，图12是本发明实施例提供的一种基于fpga实现hdmi2.1接口数据传输装置70的示意性框图。对应于以上基于fpga实现hdmi2.1接口数据传输方法，本发明还提供一种基于fpga实现hdmi2.1接口数据传输装置70。该基于fpga实现hdmi2.1接口数据传输装置70包括用于执行上述基于fpga实现hdmi2.1接口数据传输方法的单元，该基于fpga实现hdmi2.1接口数据传输装置70可以被配置于fpga芯片中。具体地，该基于fpga实现hdmi2.1接口数据传输装置70包括接收单元71以及并行处理单元72。
[0115]
接收单元71，用于接收视频数据源，所述视频数据源包括多个数据通道；
[0116]
并行处理单元72，用于对于各所述数据通道内的数据，并行执行如下步骤：
[0117]
若所述数据的格式为frl格式，依次对所述数据进行tmds tri
‑
byte组流、frl组包、frl分块和super块组合映射、插入rs前项纠错码以及frl加扰码和编码处理；将所述数据的位宽变换为所述收发器适配的位宽，并将所述数据输入到所述收发器中。
[0118]
在一实施例中，所述并行处理单元72还用于并行执行如下步骤：
[0119]
若所述数据的格式为tmds格式，对所述数据进行tmds tri
‑
byte组流处理；
[0120]
将所述数据的位宽变换为所述收发器适配的位宽；
[0121]
对所述数据进行tmds加扰码及编码处理；
[0122]
将所述数据输入到所述收发器中。
[0123]
在一实施例中，所述并行处理单元72还用于并行执行如下步骤：通过vesa dsc编码器对所述数据进行编码。
[0124]
在一实施例中，所述并行处理单元72还用于并行执行如下步骤：对所述数据进行hdcp2.x加密处理。
[0125]
在一实施例中，所述并行处理单元72还用于并行执行如下步骤：若所述数据的格式为frl格式，对所述数据执行数据训练过程。
[0126]
需要说明的是，所属领域的技术人员可以清楚地了解到，上述基于fpga实现hdmi2.1接口数据传输装置70和各单元的具体实现过程，可以参考前述方法实施例中的相应描述，为了描述的方便和简洁，在此不再赘述。
[0127]
在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的。例如，各个单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
[0128]
本发明实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。本发明实施例装置中的单元可以根据实际需要进行合并、划分和删减。另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。
[0129]
该集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，终端，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。
[0130]
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述
的部分，可以参见其他实施例的相关描述。
[0131]
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，尚且本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
[0132]
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。