射频和基带同步方法与流程

1.本发明属于射频和基带同步技术领域，特别是涉及一种射频和基带同 步方法。


背景技术：

2.多芯片同步技术是近年来新兴的技术。随着现代无线通信系统性能的 不断提升，对信号传输速率提出了前所未有的苛刻要求。为了实现更大带 宽的信号传输，多输入输出(mimo)技术和射频波束成形技术得到了广泛 的应用。
3.上述技术都是利用多条信号通路来达到提高系统吞吐率和频谱效率的 目的。随着系统所使用的信号通路数量的增加，单个芯片已经很难满足高 性能系统的需求，这些系统往往需要使用多个芯片搭建。在这种应用背景 下，多芯片同步就成为构建高性能系统必备的技术。


技术实现要素：

4.本发明的目的在于提供一种射频和基带同步方法，解决了现有的单个 芯片已经很难满足高性能系统的需求的技术问题。
5.为达上述目的，本发明是通过以下技术方案实现的：
6.一种射频和基带同步方法，所述方法包括：
7.s1、进行系统级设计；
8.其设计操作具体如下：
9.先确定整个系统的同步需求，然后根据本振信号和时钟信号需要使用 的两套产生电路，将同步工作划分为基带同步和射频同步两部分；
10.s2、设计射频同步鉴相器；
11.具体操作如下：
12.选用混频电路结构替换现有鉴相器的内部电路结构，使鉴相器产生的 相位误差信号经过数字滤波器滤波后，送给射频锁相环的σδ调制器，通 过控制反馈分频器的分频来调整锁相环输出信号相位。
13.可选的，步骤s1中，基带同步为锁相环电路的相位锁定特性形成，其 中锁相环电路包括基带锁相环，且基带同步包括有基带同步鉴相器，基带 锁相环包括基带时钟，其中，基带锁相环的参考时钟是系统时钟，锁相环 输出信号经过一系列的分频器产生所需要的时钟频率，这一过程会引入相 位不确定性，其中消除该相位不确定性的方法如下：
14.通过使用高速的分频器结构和电路优化，使用系统同步信号对分频器 进行复位，消除相位不确定性。
15.可选的，步骤s1中，射频同步为射频锁相环电路的相位锁定特性形成， 射频锁相环电路包括射频锁相环，且射频同步包括有射频同步鉴相器，其 中，射频同步的鉴相器与基带同步的鉴相器具有以下不同：
16.1)、基带同步鉴相器可以认为就是基带锁相环的鉴相器，且基带锁相 环的参考时
钟为系统时钟；
17.2)、射频同步鉴相器的一个输入是系统时钟，且具有直接比较系统时 钟和锁相环输出信号的相位。
18.可选的，基带同步的鉴相器的一个输入是系统时钟，另一个输入是反 馈时钟，其中，反馈时钟由锁相环输出时钟经过反馈分频器产生，其中， 射频同步鉴相器的反馈时钟和基带锁相环输出信号的相位不具有确定关 系。因此不能继续使用锁相环的鉴相器作为同步鉴相器使用，其中，射频 锁相环工作在小数模式，反馈分频器的分频比会不断变化，反馈时钟和锁 相环输出信号的相位不具有确定关系，因此不能继续使用锁相环的鉴相器 作为同步鉴相器使用，基带同步采用的电路为cmos逻辑电路结构，射频同 步采用的电路为混频电路结构。
19.本发明的实施例具有以下有益效果：
20.本发明的一个实施例通过设计一个射频同步专用的鉴相器，直接比较 系统时钟和锁相环输出信号的相位；鉴相器产生的相位误差信号经过数字 滤波器滤波后，送给射频锁相环的σδ调制器，通过控制反馈分频器的分 频比达到调整锁相环输出信号相位的目的，不仅克服了射频同步需要处理 的信号频率非常高的要求，且加入的混频电路结构还降低了射频电路成本， 提高了射频电路的性能。
21.当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有 优点。
附图说明
22.构成本技术的一部分的说明书附图用来提供对本发明的进一步理解， 本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不 当限定。在附图中：
23.图1为本发明一实施例的系统框图。
具体实施方式
24.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进 行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例， 而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是 说明性的，决不作为对本发明及其应用或使用的任何限制。
25.为了保持本发明实施例的以下说明清楚且简明，本发明省略了已知功 能和已知部件的详细说明。
26.实施例1
27.请参阅图1所示，在本实施例中提供了一种射频和基带同步方法，所 述方法包括：
28.s1、进行系统级设计；
29.其设计操作具体如下：
30.先确定整个系统的同步需求，然后根据本振信号和时钟信号需要使用 的两套产生电路，将同步工作划分为基带同步和射频同步两部分；
31.由于本振信号和时钟信号使用两套产生电路，所以可以将同步工作划 分为基带同步和射频同步两部分；
32.s2、设计射频同步鉴相器；
33.具体操作如下：
34.选用混频电路结构替换现有鉴相器的内部电路结构，使鉴相器产生的 相位误差信号经过数字滤波器滤波后，送给射频锁相环的σδ调制器，通 过控制反馈分频器的分频来调整锁相环输出信号相位。
35.如图1所示，是一个简化的系统框图，由两颗支持双通道收发的芯片 搭建而成的四通道收发系统。芯片#1和#2各自支持双通道收发，理论上同 时使用可等价于一颗四通道收发芯片。但是不同于一颗四通道收发芯片， 两颗双通道收发芯片内部的本振信号(lo)和时钟信号(clk)由不同的本 振产生电路和时钟产生电路分别产生，如果不做特殊处理lo_#1和lo_#2、 clk_#1和clk_#2的相位将不能保证具有确定关系(由于使用同一系统时钟 两者的频率会严格相等)。在某些应用场景中，lo_#1和lo_#2的相位关系 并不重要，只要clk_#1和clk_#2的相位关系确定即可；而在另一些应用 场景中，系统则会要求lo_#1和lo_#2、clk_#1和clk_#2的相位关系都需 要确定。通常把确定clk_#1和clk_#2相位关系的工作称为(多芯片)基 带同步，把确定lo_#1和lo_#2相位关系的工作称为(多芯片)射频同步。
36.步骤s1中，基带同步为锁相环电路的相位锁定特性形成，其中锁相环 电路包括基带锁相环，且基带同步包括有基带同步鉴相器，基带锁相环包 括基带时钟，其中，基带锁相环的参考时钟是系统时钟，锁相环输出信号 经过一系列的分频器产生所需要的时钟频率，这一过程会引入相位不确定 性，其中消除该相位不确定性的方法如下：
37.通过使用高速的分频器结构和电路优化，使用系统同步信号对分频器 进行复位，消除相位不确定性。
38.基带同步主要利用锁相环电路的相位锁定特性，基带时钟由基带锁相 环产生，基带锁相环的参考时钟是系统时钟。由于多芯片系统会共用同一 个系统时钟，所以各个芯片内部的基带锁相环输出相位是一致的，只会存 在微小的由于器件不匹配产生的误差。锁相环输出信号还需要经过一系列 的分频器产生所需要的时钟频率，这一过程也会引入相位不确定性。通过 使用高速的分频器结构和电路优化，可以使用系统同步信号对分频器进行 复位，消除相位不确定性。
39.通过设计一个射频同步专用的鉴相器，直接比较系统时钟和锁相环输 出信号的相位；鉴相器产生的相位误差信号经过数字滤波器滤波后，送给 射频锁相环的σδ调制器，通过控制反馈分频器的分频比达到调整锁相环 输出信号相位的目的，不仅克服了射频同步需要处理的信号频率非常高的 要求，且加入的混频电路结构还降低了射频电路成本，提高了射频电路的 性能。
40.步骤s1中，射频同步为射频锁相环电路的相位锁定特性形成，射频锁 相环电路包括射频锁相环，且射频同步包括有射频同步鉴相器，其中，射 频同步的鉴相器与基带同步的鉴相器具有以下不同：
41.1)、基带同步鉴相器可以认为就是基带锁相环的鉴相器，且基带锁相 环的参考时钟为系统时钟；
42.2)、射频同步鉴相器的一个输入是系统时钟，且具有直接比较系统时 钟和锁相环输出信号的相位；
43.其中，射频锁相环工作在小数模式。
44.基带同步的鉴相器的一个输入是系统时钟，另一个输入是反馈时钟， 其中，反馈时钟由锁相环输出时钟经过反馈分频器产生，其中，射频同步 鉴相器的反馈时钟和基带锁相环输出信号的相位不具有确定关系。因此不 能继续使用锁相环的鉴相器作为同步鉴相器使用，基带同步采用的电路为 cmos逻辑电路结构，射频同步采用的电路为混频电路结构。
45.射频同步的方法同基带同步稍有不同。基带同步的鉴相器可以认为就 是基带锁相环的鉴相器。鉴相器的一个输入是系统时钟，另一个输入是反 馈时钟(反馈时钟由锁相环输出时钟经过反馈分频器产生)。在锁相环整 数模式下，反馈分频器的分频比保持不变，反馈时钟和锁相环输出时钟的 相位具有确定关系。因此，可以认为反馈时钟是锁相环输出时钟的代表， 进而可以认为鉴相器就是在比较系统时钟和锁相环输出时钟的相位。而射 频锁相环工作在小数模式，反馈分频器的分频比会不断变化，反馈时钟和 锁相环输出信号的相位不具有确定关系，因此不能继续使用锁相环的鉴相 器作为同步鉴相器使用。
46.针对上述的解决方法是重新设计一个射频同步专用的鉴相器，直接比 较系统时钟和锁相环输出信号的相位。电路设计方面，由于射频同步鉴相 器直接比较射频本振信号，工作频率非常高，在当前工艺条件下使用cmos 逻辑电路实现比较困难。经过电路仿真，选用混频电路结构。鉴相器产生 的相位误差信号经过数字滤波器滤波后，送给射频锁相环的σδ调制器， 通过控制反馈分频器的分频比达到调整锁相环输出信号相位的目的。通过 σδ调制器控制锁相环输出信号相位的仿真结果，产生的6ps相位延时与 设计值一致。
47.多芯片同步技术出现的时间并不长，尤其是射频同步技术更是近些年 才开始商用。因此，关于同步技术的相关资料并不多见。另一方面，由于 需要多芯片同步的系统都是高性能系统(目前主要用于4g、5g基站)，能 够参与的芯片厂商并不多，也导致同步技术的传播相对缓慢；
48.从芯片设计角度，多芯片同步技术主要有两个难点。第一，需要从系 统级厘清同步的要求和方法。不同于以往的单芯片设计，多芯片同步要求 设计者从更高的层面考虑系统问题，很多单芯片设计中为人熟知的设计方 法和观念在这里并不适用。例如常用的fifo技术在多芯片同步时往往并不 适用。第二，同步(尤其是射频同步)需要处理的信号频率非常高，对电 路时序的要求非常苛刻。同时，由于需要兼顾射频电路性能和成本，收发 芯片很少采用最先进的工艺节点。这就对电路设计提出了更高的要求。
49.实施例2
50.高效率射频电源的相位同步电路包括外部时钟整形电路、鉴相电路、 低通滤波电路、加法电路、相位调节电路、压控晶振电路、第一分频电路、 门限比较电路、时钟选择电路、内部时钟产生电路及第二分频电路。其中， 鉴相电路、低通滤波电路、加法电路、相位调节电路、压控晶振电路和第 一分频电路构成锁相环反馈电路。外部时钟整形电路的输出端依次通过鉴 相电路、低通滤波电路、加法电路、压控晶振电路与第一分频电路的输入 端连接，第一分频电路的输出端分别与鉴相电路、时钟选择电路的输入端 连接。相位调节电路的输出端与加法电路的输入端连接，加法电路的输出 端还通过门限比较电路与时钟选择电路的输入端连接。内部时钟产生电路 的输出端通过第二分频电路与时钟选择电路的输入端连接。其中，外部时 钟整形电路对外部时钟信号进行整形。外部时钟整形电路采用施密特触发 器。压控晶振电路采用倍工作频率的压控石英晶体振荡器。第一分频电路 将压
控晶振电路输出的频率进行分频，从而变为工作频率。内部时钟发生 电路也采用倍的工作频率，再通过第二分频电路对其输出的频率进行分频。 这样做的目的在于：a.压控晶振电路的频率范围较窄，决定了该电路可以 准确的检测外部时钟是否符合工作频率；b.压控晶振电路采用倍工作频率 再分频，可确保得到的占空比为50％。
51.从压控晶振电路的电压控制端取得电压信号通过门限比较电路进行门 限比较，如果该电压所对应的输出频率在允许的频率范围内，则判定外部 时钟有效，选择外部时钟，否则选择内部时钟。在低通滤波电路与压控晶 振电路之间设置一个加法电路，将鉴相电路经过低通滤波电路低通滤波后 的电压与相位调节电路提供的相位信号调节电压相加。锁相反馈环路稳定 的结果是使压控晶振电路的输入电压恒定(只与工作频率有关)，即鉴相电 路输出的经低通滤波电路低通滤波后的电压与相位电路调节信号电压的相 加值恒定。低通滤波后的输出电压与两路鉴相信号的相位差成线性关系， 因此两路信号的相位差与相位调节信号电压成线性关系。这样就实现了对 同步信号的相位调整。
52.本实施例提供的一种高效率射频电源的相位同步电路的具体实现方 式，即：1.外部时钟部分：采用施密特触发器u1对外部输入的时钟信号进 行整形；由锁相环集成电路74hc7046中的pc2鉴相器作为本电路中的鉴相 器，对外部时钟和锁相环路产生的时钟进行鉴相；由电阻r1、电容c1构成 低通滤波电路，实现低通滤波；运算放大器u3、电阻r2、r3实现低通滤波 后的信号与外部相位调节信号相加；压控晶振x1选用27.12mhz，可控范围 是
±
100ppm的晶振，受相加后的信号电压控制；压控晶振x1产生的信号被 芯片u5进行二分频，从芯片的6脚得到频率13.56mhz，占空比50％的信号。 芯片u5采用型号为74ac74的分频器。
53.内部时钟部分：由石英晶体振荡器x2产生27.12mhz时钟信号，再经 芯片u7进行分频得到13.56mhz。芯片u7采用型号为74ac74的分频器。
54.时钟选择部分：选用型号为c8051f330的单片机u4，进行时钟选择决 策，采用型号为ts5a3157的模拟开关u6，执行时钟选择。由该单片机内置 的模拟数字转换器(adc)得到压控晶振x1上的电压。当该电压范围在0.433v 至2.867v之间时，压控晶振x1的输出频率范围在27.118mhz至27.122mhz 之间，分频后在13.559mhz至13.561mhz之间，满足外部时钟有效的条件， 此时单片机输出高电平，使模拟开关u6选择上面一路，即相位调整后的外 部时钟。如果压控晶振上的电压偏离上述范围，则选择由石英晶体振荡器 x2和分频器u7产生的内部时钟。发光二级管d1对选择的结果做出指示， 如果选择了外部时钟，则d1亮，否则d1灭。
55.本实施例提供的高效率射频电源的相位同步电路，能够精确判断外部 时钟是否符合工作频率，并能够方便的对外部时钟的相位进行调整。
56.实施例3
57.无线通信设备通常是通过晶振的震荡来驱动本地时钟进而产生对时间 长度的认知，而晶振由于其物理特性，不同的晶振之间必然会有误差产生。 两个无线设备使用不同的晶振，即使在相同的时刻开始起震，也会随着时 间的变化产生越来越大的误差。比如同样标称值为10ppm的两颗晶振，a晶 振每秒和标准时钟之间的误差是+10微秒，b晶振每秒和标准时钟之间的误 差是-5微秒，那么两个晶振每秒互相的误差就到达15微秒。而且因为误差 是累计存在的，所以使用时间越长，误差越大；标称值的设定，是针对一 个范围确定的，比如10ppm精度的晶振，表示每秒误差在+/-10微秒内，但 不代表具体某一个晶振的确切的
偏差值。所以即使相同规格的晶振，互相 之间的误差也是很难确定的。
58.虽然晶振产生的误差是无法避免的，但是可以通过调整定时器的方式 把误差的影响缩短到最小。嵌入式设备使用的时钟，是通过定时器计数的 方式来计算时间长度的。定时器的计数是由晶振的震荡来驱动的，这也是 定时器误差的来源。假如有一个标准的时间长度作为参考源，通过检测在 标准时间长度内定时器的实际计数数量，选取最接近标准时间长度的计数 值，就可以最大限度控制晶振带来的误差。因为晶振的标称值是统一测试 获得的，代表了晶振误差的范围，并不表示晶振的实际误差。在系统使用 过程中，通过和统一的标准时间长度做实时比对，可以确切地测出当前使 用的晶振在驱动定时器时，该定时器能够达到的最靠近标准时间长度的， 并且是误差最小的计数设置。因为每个无线设备使用的定时器都是和标准 时间长度比较后重新设置计数值，等同于和相同的参考源做了校准，与没 有做校准的定时器比较，重新校准过的定时器之间的误差就可以缩小。
59.本实施例以发射设备为网关，接收设备为终端设备为例来说明基于射 频的设备同步方法，具体包括以下步骤：
60.步骤1.将终端设备设定为无外部授时设备情况下的同步模式，设置终 端设备的理论定时器长度c，开启定时器(此时定时器长度未做校准，不同 设备之间定时器误差很大，且不可预计)；其中理论定时器长度表示不考虑 定时器校准，只按照晶振以标称频率驱动定时器的方式计算指定时间长度 内定时器的计数值；
61.步骤2.终端设备发起单包数据发送任务，其中单包数据的长度为 lpacket,单包数据在调制解调器内完成发送的时间总长为 tstandard_packet；
62.步骤3.终端设备记录单包数据发送前的定时器计数值cstart和单包数 据发送完成时的定时器计数值cfinish；
63.步骤4.采用coffset＝cfinish-cstart+ccomplement计算方式计算得 到定时器计数差值coffset，其中ccomplement为调制解调器内可能产生的 误差设置的补偿值；
64.步骤5.定时器以定时器计数差值coffset为基础，按照实际需要的时 间长度texpected重新设置定时器数值cexpected，之后用cexpected取代 步骤1中的理论定时器长度c，重置定时器。其中texpected表示系统在之 后运行过程中使用的单个时隙的时间长度；
65.其中定时器数值cexpected的计算方式为：cexpected＝ (texpected*coffset)/tstandard_packet[0044]按照上述步骤1～5对网 关设备定时器进行校准。
[0066]
上述实施例可以相互结合。
[0067]
需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第 一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或 先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描 述的本技术的实施方式能够以除了在这里图示或描述的那些以外的顺序实 施。
[0068]
在本发明的描述中，需要理解的是，方位词如“前、后、上、下、左、 右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置 关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本发明和 简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的 装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能 理解为对本发明保护范围的限制；方位词“内、外”是指相对于各部件本 身的轮廓的
内外。