一种合路器与驱动器融合的串口发射机

1.本发明涉及电路设计和数据传输技术领域，特别涉及一种合路器与驱动器融合的串口发射机。


背景技术：

2.发射机是高速串行接口的重要组成部分，主要由合路器和驱动器组成。图1给出了传统发射机的架构，低速并行信号经过合路器mux，转换为一路串行信号，然后由驱动器driver发送到信道上。在合路器与驱动器之间存在着节点a，a点为高速节点，数据率与发射机整体的传输速率相当，而a点最高数据传输速度由带宽决定，带宽受寄生电容限制(主要包括驱动器输入栅极电容、合路器输出漏极电容)。随着摩尔定律走向极限，工艺进步对减小寄生电容的贡献越来越小，依赖先进制程提升传输速率的性价比越来越低。电感峰化等传统带宽扩展技术又面临面积消耗大的问题。


技术实现要素：

3.基于此，为解决上述技术问题，本发明提供一种消除高速节点，缓解寄生电容限制带宽问题，减小面积消耗，实现低成本高速传输的发射机架构。
4.一种合路器与驱动器融合的串口发射机，包括：选择单元组以及负载；选择单元组包括：2个及以上选择单元；选择单元包括：2个及以上能实现开关的单元器件，单元器件一般为2的偶数倍；负载一端连接选择单元组的输出端，同时连接到信道上，负载的另一端与供电电源相连；选择单元之间、单元器件之间均采用并联结构。
5.在其中一个实施例中，单元器件还包括多相时钟产生器：单元器件的输入端均与多相时钟产生器相连，用于产生不同相位的时钟信号，实现与之相连的单元器件尾电流导通。
6.在其中一个实施例中，单元器件还包括nrz信号输出端：单元器件输入端均与所述nrz信号输出端连接，用于获取nrz信号，通过所述多相时钟信号的控制，实现对应的输入nrz信号的选通。
7.在其中一个实施例中，同一个选择单元内的单元器件产生的尾电流相等。
8.在其中一个实施例中，各选择单元尾电流的比值，通过不同的调制方式确定。
9.在其中一个实施例中，调制方式包括：当同一个选择单元内的单元器件有n个时，则输入n位并行信号，对应n个尾电流，通过n位并行输入到一位串行输出的转换，实现n:1的并串转换；其中，n为2个及以上。
10.在其中一个实施例中，根据尾电流比值确定选择单元在负载端叠加时的权重。
11.上述结构相对于传统发射机架构中先通过合路器完成并串转换，再经过驱动器不同，本发明中采用选择单元组和负载，通过时钟信号的控制，由选择单元完成并串转换，转换后的串行信号直接在负载端进行叠加，然后通过信道输出。本发明将合路器与驱动器融合，消除了高速数据节点，缓解了寄生电容造成的带宽限制，提升了传输速率；同时本发明
不需要依赖电感峰化等带宽扩展技术，减小了面积消耗；不依赖先进工艺提升带宽，为挖掘低成本工艺的高速传输潜力提供了技术手段。
附图说明
12.图1为传统发射机架构图；
13.图2为本发明提出的发射机架构原理图；
14.图3为一种适用于nrz调制的电路形式具体实施例，其中(a)为电路图，(b)为时序图；
15.图4为一种适用于pam-4调制的电路形式具体实施例，其中(a)为电路图，(b)为时序图；
16.图5为一种适用于四位并行输入的pam-4调制的电路形式具体实施例，其中(a)为电路图，(b)为时序图。
具体实施方式
17.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
18.在一个实施例中，如图2所示，为本发明提出的发射机架构原理图；包括：选择单元组以及负载；选择单元组包括：2个及以上选择单元(sel1-selm)；选择单元包括：2个及以上能实现开关的单元器件，单元器件一般为2的偶数倍；负载一端连接选择单元组的输出端，同时连接到信道上，负载的另一端与供电电源相连；选择单元之间、单元器件之间均采用并联结构。
19.在具体实施过程中，由m个选择单元组成选择单元组，每个选择单元内有n个单元器件，单元器件在n相时钟信号的控制下实现对应导通，导通的单元器件被选入到输出端；所以在n相时钟控制下，选择单元实现n位并行输入到一位串行输出的转换，然后m路串行输出在负载端rl处叠加，通过信道输出。本发明由选择单元完成并串转换(取代合路器)，负载端完成信号叠加(取代驱动器)，消除了波特率高速节点，从而解决了带宽受限的问题，缓解了寄生电容造成的带宽限制，提升了传输速率；其中，“m”、“n”为2及以上。由于将合路器与驱动器融合，消除了它们之间的高速节点，也不需要依赖电感峰化等带宽扩展技术，减小了面积消耗。同时，因为工艺进步为减小寄生电容的贡献越来越小，本发明不依赖先进工艺提升带宽，为挖掘低成本工艺的高速传输潜力提供了技术手段。
20.在一个实施例中，单元器件还包括多相时钟产生器：单元器件的输入端均与多相时钟产生器相连，用于产生不同相位的时钟信号，实现与之相连的单元器件尾电流导通。单元器件还包括nrz信号输出端：单元器件输入端均与nrz信号输出端连接，用于获取nrz信号，通过多相时钟信号的控制，实现对应的输入nrz信号的选通。同一个选择单元内的单元器件产生的尾电流相等。
21.值得说明的是，同一个选择单元内单元器件尾电流相等，尾电流的数量与单元器件数量一致，可以根据实际电路调整。所说尾电流为mos管导通时输出的电流。
22.在一个实施例中，各选择单元尾电流的比值，通过不同的调制方式确定。调制方式
包括：当同一个选择单元内的单元器件有n个时，则输入n位并行信号，对应n个尾电流，通过n位并行输入到一位串行输出的转换，实现n:1的并串转换。根据尾电流比值确定选择单元在负载端叠加时的权重。
23.在具体的实施过程中，不同的调制方式可以理解为，在采用nrz调制((non-return-to-zero，非归零码调制)时，不同选择单元尾电流之比为1：1
……
1，权重相等；在pam-4调制(four pulse amplitude modulation，四电平脉冲幅度调制)时，单元器件等分为msb和lsb两类选择单元，msb和lsb尾电流之比为2：1，实现将输入的nrz信号合并成pam-4信号输出；同理，pam-8调制(eight pulse amplitude modulation，八电平脉冲幅度调制)时，单元器件等分为msb1、msb0、lsb三类选择单元，msb1、msb0、lsb尾电流之比为4：2：1；其他调制方式以此类推。
24.在一个实施例中，如图3所示，选择单元组根据调制方式选择不同的电路结构。一种适用于nrz调制的电路形式具体实施例；该电路有两个单元器件组成两个选择单元，分别被两相时钟ck0、ck180控制，选择单元尾电流相等。当时钟信号ck0为高电平时，对应的尾电流mos管导通，输入信号d0被选通到负载端，进行输出；同理，当时钟信号ck180为高电平时，输入信号d1被选通并输出。由于输入、输出均为nrz信号，因此不需要进行叠加。
25.在一个实施例中，如图4所示，为一种适用于pam-4调制的电路形式具体实施例；该电路并行输入为2位，由4个单元器件等分为msb和lsb两个选择单元，msb的输入信号为m0和m1，lsb的输入信号为l0和l1，m0/m1、l0/l1均为nrz信号。msb选择单元的尾电流为lsb选择单元尾电流的两倍，在两相时钟信号ck0、ck180控制下，msb和lsb分别选择m0/m1、l0/l1中的一路输出，按照2：1的权重合成pam-4信号vout输出，比如v《0》＝2m0《0》+l0《0》、v《1》＝2m1《0》+l1《0》。
26.在一个实施例中，如图5所示，选择单元组可根据并行输入位数选择电路结构。一种适用于pam-4调制的可能的电路形式具体实施例，与图4(a)相比，图5(a)主要区别在由8个单元器件等分为msb和lsb两个选择单元，msb的输入信号为m0、m1、m2、m3，lsb的输入信号为l0、l1、l2、l3，均为nrz信号。每个选择单元并行输入为4位，所以尾电流个数位4个，由四相时钟(ck0、ck90、ck180、ck270)控制。msb选择单元的尾电流为lsb选择单元尾电流的两倍，当ck0为高电平时，输入信号m0/l0被选通，按2:1的权重在负载端叠加成输出信号2m0+l0；同理，ck90、ck180、ck270分别选通m1/l1、m2/l2、m3/l3，并叠加成输出信号2m0+l0、2m1+l1、2m2+l2。
27.值得说明的是，输入时钟可采取50％或25％占空比，图5(b)给出了采用25％占空比时的时序图。其中涉及的“msb”、“m0”、“l0”等描述仅代表命名方式，不区分大小和先后顺序，不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。
28.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
29.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。