专利名称：：去交错器的制作方法
技术领域：
：本发明涉及一种用于解除交错的数据序列的交错的去交错器，且更具体地说是涉及按照USIS-95标准运行的码分多路复用存取(CDMA)终端单元所需的去交错器。在通信系统中，根据数据传送路径等的环境可能在通信数据中出现连续的错误，从而使随机错误校正编码的有利效果无效。在这种情况下，通常实现以下的操作。即，为了把发送期间连续出现的数据错误转换成随机数据错误，所要发送的发送数据的顺序被重新排列成一种预定的随机顺序且随后从一个发送器送出该发送数据。在一个接收器，接收数据的顺序被重新排列成正确或原来的顺序。把发送数据的顺序重新排列成预定的随机顺序的设备称为交错器，且用于把接收数据的顺序重新排列成正确的顺序的设备被称为去交错器。如图1所示，传统的去交错器包括一个第一存储单元110、一个数据锁存单元120、一个第二存储单元130、以及一个包括一个二进制计数单元141的寻址单元144和一个第三存储单元142。接收数据从地址“0”开始被依次存储在第一存储单元110中。寻址单元140的二进制计数单元141从初始计数值“0”开始至存储在第一存储单元110中的接收数据的数目进行计数，并产生与计数值相应的输出信号。该输出信号作为读出的寻址信号而被输出到第一和第三存储单元140和142。因此，存储在第一存储单元110中的接收数据，响应于来自二进制计数单元141从地址“0”开始的读出的寻址信号，而依次被从其中读出。从第一存储单元110读出的接收数据被暂时保持在数据锁存单元120中。在寻址单元140的第三存储单元142中，代表接收数据的正确顺序的序号从地址“0”开始而得到存储。这些序号是响应于来自二进制计数单元141的读出寻址信号，从存储在地址“0”的序号开始，而从第三存储单元142依次读出的。从第三存储单元142读出的号，作为写入寻址信号，而被输出到第二存储单元130。在第二存储单元130，暂时保持在数据锁存单元120中的接收数据被存储在由来自第三存储单元142的写入寻址信号指定的地址上。其结果，接收数据按照从地址“0”开始的正确顺序而被依次存储在第二存储单元130中。即，在图1所示的去交错器中，接收数据按照接收的顺序而被依次从第一存储单元110读出。当从第一存储单元110读出的接收数据被写入第二存储单元130时，第二存储单元130的写入地址得到修正。因此，接收数据的顺序被重新排列成交错操作之前的顺序。然而，由于传统的去交错器需要诸如第三存储单元142的具有较大存储容量的存储器—它被用于存储表示作为第二存储单元130的写入地址信息的接收数据正确顺序，硬件面积和功率消耗都不利地增大了。因此，这种去交错器不能被适当地安装在诸如其尺寸和功率消耗被要求尽量地小的移动通信终端设备之类的接收设备中。因而本发明的一个目的，是提供其尺寸和功率消耗能够得到减小的一种去交错器。为了根据本发明而解决上述问题，提供了一种第一去交错器，它包括第一存储装置，用于在其中存储数据—该数据的顺序被从一种正确的顺序重新排列成了随机顺序；数据锁存装置，用于暂时保持第一存储装置的输出数据；第二存储装置，用于存储数据锁存装置的输出数据；以及，寻址装置，用于产生输出到第一存储装置的读出寻址信号以及输出到第二存储装置的写入寻址信号，其中该寻址装置包括用于计数一个时钟以产生该读出寻址信号的计数装置；以及，运算装置，用于利用从计数装置输出的读出寻址信号而产生用于把数据的顺序从随机顺序重新排列成正确的顺序的写入寻址信号。另外，根据本发明，提供了一种第二去交错器，它包括第一存储装置，用于在其中存储数据—该数据的顺序被从一种正确的顺序重新排列成了随机顺序；数据锁存装置，用于暂时保持第一存储装置的输出数据；第二存储装置，用于存储数据锁存装置的输出数据；以及，寻址装置，用于产生输出到第一存储装置的读出寻址信号以及输出到第二存储装置的写入寻址信号，其中该寻址装置包括用于计数一个时钟以产生该写入寻址信号的计数装置；以及，运算装置，用于利用从计数装置输出的写入寻址信号产生用于把数据的顺序从随机顺序重新排列成正确的顺序的读出寻址信号。通过以下结合附图所进行的详细描述，本发明的目的和特征将变得更为显而易见。在附图中图1是显示传统去交错器的配置的框图；图2是显示根据本发明的第一实施例的去交错器的结构的框图；图3是框图，显示了根据本发明的第二实施例的去交错器的构成。图4是框图，显示了包括具有本发明的去交错器的接收设备的通信系统的构成的一个例子；图5是示意图，显示了IS-95标准的下行线路的一个寻呼信道或其上行通信信道的经过交错的数据顺序的一部分。现在参见图2至5，将以与符合美国IS-95标准的CDMA终端设备的下行线路的寻呼信道或其上行通信信道的去交错器作为例子，来描述本发明的一个实施例。(本发明的第一实施例)如图2所示，根据本发明的第一实施例的一种去交错器包括一个第一存储单元10、一个数据锁存单元20、一个第二存储单元30、以及一个寻址单元40。在此结构中，寻址单元40包括一个9位二进制计数单元41、一个6位二进制计数单元42，一个位顺序逆转单元43、一个加数选择单元44、以及一个加法器45。接收数据从地址“0(十进制)”开始被依次存储在第一存储单元10中。寻址单元40的9位二进制计数单元41从“0(十进制)”至“383(十进制)”进行计数，从而使计数值作为读出寻址信号而被依次输出至第一存储单元10。因此，存储在第一存储单元10中的接收数据，响应于来自9位二进制计数单元41的读出寻址信号，从地址“0(十进制)”开始，被依次读出。从第一存储单元10读出的接收数据被暂时保持在数据锁存单元20中。寻址单元40的6位二进制计数单元42由时钟信号CLK2驱动。时钟信号CLK2的频率是驱动9位二进制计数单元41的时钟信号CLK2的六分之一。6位二进制计数单元42从“0(十进制)”计数至“63(十进制)”，且获得的计数值被依次输出到位顺序逆转单元43。位顺序逆转单元43把来自6位二进制计数单元42的计数值的位顺序重新排列成相反的位顺序。例如，当来自6位二进制计数单元42的计数值是“101000”时，位顺序逆转单元43产生一个输出数据“000101”。加数选择单元44由一个时钟信号CLK3驱动，而该时钟信号CLK3的频率等于用来驱动9位二进制计数单元41的时钟信号CLK1的频率。加数选择单元44与时钟信号CLK3同步地依次选择六个加数(即0、64、128、192、256和320)。例如，加数选择单元44包括一个3位六分计数器，从而当计数值为“0(十进制)”、“1(十进制)”、“2(十进制)”、“3(十进制)”、“4(十进制)”和“5(十进制)”时，加数“0(十进制)”、“64(十进制)”、“192(十进制)”、“256(十进制)”和“320(十进制)”分别得到选择。随后操作以类似的方式得到重复执行。在此方面，加数选择单元44也可以用计数器和选择器来实现。加法器45把位顺序逆转单元43和加数选择单元44的输出信号相加，且所产生的信号作为写入寻址信号而被输出到第二存储单元30。暂时保持在数据锁存单元20中的接收数据被存储在第二存储单元30中由来自加法器45的写入寻址信号指示的地址处。以下描述在其中输入了如图5所示的交错接收数据的一个例子中根据本实施例的去交错器的操作。在图5中，读出地址表示第一存储单元10的一个读取地址，且各个接收数据表示了在用于美国IS-95标准的下行线路的寻呼信道上或其上行通信信道上被交错之后的数据序列的一部分。在此方面，例如，存储在第一存储单元10中的读取地址“0(十进制)”处的接收数据D0表示其数据位置为交错操作之前的第一位置的数据，且存储在第一存储单元10中的读取地址“1(十进制)”处的接收数据D64表示了其数据位置为交错操作之前的第64个位置的数据。当9位二进制计数单元41的初始计数值“000000000”(十进制0)被从9位二进制计数单元41输出到第一存储单元10以作为读出寻址信号时，存储在第一存储单元10的读取地址“0(十进制)”处的接收数据D0被从其中读出以被暂时保持在数据锁存单元20中。另外，6位二进制计数单元42的一个初始计数值“000000”(十进制0)被输出到位顺序逆转单元43，且随后其位顺序被逆转。其结果，“000000”(十进制0)被从位顺序逆转单元43输出到加法器45。在此情况下，由于加数选择单元44选择加数“0(十进制)”(“000000000”)，相加结果“000000000”(十进制0)被从加法器45输出到第二存储单元30，以作为写入寻址信号。相应地，暂时保持在数据锁存单元20中的接收数据D0被存储在第二存储单元30中的地址“0(十进制)”处—该地址对应于交错操作之前的接收数据D0位置。当计数值“000000001”(十进制“1”)作为读出寻址信号而被从9位二进制计数单元41输出到第一存储单元10时，存储在读取地址“1(十进制)”处的接收数据D64被从第一存储单元10读出，并被暂时保持在数据锁存单元20中。此时，由于6位二进制计数单元42连续地把“000000000”(十进制“0”)输出到位顺序逆转单元43，“000000000”(十进制“0”)从位顺序逆转单元43被输出到加法器45。另外，加数选择单元44选择加数“64(十进制)(“001000000”)以把该加数输出到加法器45。其结果，相加结果“001000000”(十进制“64”)作为写入寻址信号而被从加法器45输出到了第二存储单元30。响应该信号，暂时保持在数据锁存单元20中的接收数据D64被存储在第二存储单元30中的地址“64(十进制)”处，该地址对应于接收数据D64在交错操作之前的数据位置。在此之后，该操作以类似的方式被反复进行，从而使接收数据被存储在第二存储单元30中与交错操作之前的接收数据位置相应的地址处，如表1中所示。表1</tables>表1(续)</tables>例如，存储在第一存储单元10中的读取地址“6(十进制)”、“14(十进制)”和“23(十进制)”的接收数据D32、D144和D368被存储在第二存储单元30中与交错操作之前的接收数据D32、D144和D368的数据位置相应的地址处，如以下所述(参见表1中的第7、15和最后一行)。当计数值“000000110”(十进制“6”)作为读出寻址信号而被从9位二进制计数单元41输出到第一存储单元10时，存储在读取地址“(十进制)”的接收数据D32被从第一存储单元10读出，以被暂时保持在数据锁存单元20中。由于6位二进制计数单元42的计数值在此情况下是“000001”(十进制“1”)。“100000”(十进制“32”被从位顺序逆转单元43输出到加法器45。另一方面，加数“0(十进制)”(“000000000”)得到选择而被从加数选择单元44输出到加法器45。其结果，相加结果“000100000”(十进制“32”)被从加法器45输出到第二存储单元30。因此，暂时保持在数据锁存单元20中的接收数据D32被存储在第二存储单元30中与交错操作之前的接收数据D32的数据位置相应的地址“32(十进制)”处。当计数值“000001110”(十进制“14”)作为读出寻址信号而从9位二进制计数单元41被输出到第一存储单元10时，存储在读取地址“14(十进制)”的接收数据D144被从第一存储单元10读出，以被暂时保持在数据锁存单元20中。此时，由于6位二进制计数单元42的计数值是“00001”(十进制“2”)，“010000”(十进制“16”)被从位顺序逆转单元43输出到加法器45。另一方面，加数“128(十进制)”(“010000000”)被选择而被从加数选择单元44输出到加法器45。其结果，相加结果“0100010000”(十进制“144”)被从加法器45输出到第二存储单元30。暂时保持在数据锁存单元20中的接收数据D144相应地被存储在第二存储单元30中与交错操作之前的接收数据D144的数据位置相应的地址“144(十进制)”处。对于接收数据D368，当计数值“00010111”(十进制“23”)作为读出寻址信号而被从9位二进制计数单元41输出到第一存储单元10时，存储在读取地址“23(十进制)”的接收数据D368被从第一存储单元10读出，以被暂时保持在数据锁存单元20中。由于6位二进制计数单元42的计数值在此情况下是“000011”(十进制“3”)，“110000”(十进制“48”)被从位顺序逆转单元43输出到加法器45。另一方面，加数“320”(“101000000”)得到选择，以从加数选择单元44被输出到加法器45。其结果，相加结果“101000011”(十进制“368”)被从加法器45输出到第二存储单元30。相应地，暂时保持在数据锁存单元20中的接收数据D368被存储到第二存储单元30中与数据锁存单元20在交错操作之前的数据位置相应的地址“368(十进制)”。如上所述，在本实施例的去交错器中，由于寻址单元40能够用计数器和算法电路构成，用于去交错操作的地址修正表的存储器能够被省略，且电路系统能够具有小型的结构以降低功率消耗。(本发明的第二实施例)根据本发明的第二实施例的去交错器包括一个第一存储单元50、一个数据锁存单元60、一个第二存储单元70、以及一个寻址单元80。在此方面，寻址单元80包括一个9位二进制计数单元81、一个位顺序逆转单元82、一个乘法器83、一个除法器84、以及一个加法器85。接收数据被依次存储在第一存储单元50中从地址“0(十进制)”开始的位置处。寻址单元80的9位二进制计数单元81从“0(十进制)”至“383(十进制)”进行计数。位顺序逆转单元82把9位二进制计数单元81的计数值的低六位的位顺序重新排列成一个相反的顺序。例如，9位二进制计数单元81的计数值是“100101000”(十进制“295”)，则从位顺序逆转单元82输出“000101”(十进制“5”)。乘法器83以相乘因子“6(十进制)”对位顺序逆转单元82的输出信号进行相乘。另外，除法器84用一个固定的值“64(十进制)”除9位二进制计数单元81的计数值。此外，还可以只提取9位二进制计数单元81的计数值的三个高位。加法器85把乘法器83的输出信号加到除法器84的输出信号上，且随后相加的结果作为读出寻址信号而被输出到第一存储单元50。其结果，存储在第一存储单元50中的接收数据响应于来自加法器85的读出寻址信号而被从其中依次读出。从第一存储单元50读出的接收数据被暂时保持在数据锁存单元60中。寻址单元80的9位二进制计数单元81的计数值，作为写入寻址信号，而从其被相继地输出到第二存储单元70。其结果，暂时保持在数据锁存单元60中的接收数据，响应于来自9位二进制计数单元81的写入寻址信号，而被依次存储在第二存储单元70中。以下，结合其中输入有如图5所示的交错接收数据的例子，来描述根据第二实施例的去交错器的操作。在寻址单元80中，9位二进制计数单元81的初始计数值“000000000”(十进制“0”)被从9位二进制计数单元81输出到位顺序逆转单元82。在位顺序逆转单元82中，只有低六位从计数值中得到提取。其结果，“000000”(十进制“0”)被从位顺序逆转单元82输出到了乘法器83。在乘法器83中，“000000”(十进制“0”)以相乘因子“6(十进制)”而得到相乘，以把相乘结果“000000000”(十进制“0”)输出到加法器85。另一方面，在除法器81中，9位二进制计数单元81的初始计数值“000000000”(十进制“0”)被除以固定值“64(十进制)”，以把除运算的结果“000”(十进制“0”)输出到加法器85。在加法器85中，相乘结果“000000000”(十进制“0”)被加到除运算的结果“000”(十进制“0”)上，从而使相加结果“000000000”(十进制“0”)作为读出寻址信号而被输出到第一存储单元50。其结果，存储在第一存储单元50中的读取地址“0(十进制)”处的接收数据D0被从其中读出(见图5)，以被暂时保持在数据锁存单元60中。在此情况下，由于9位二进制计数单元81的初始计数值“000000000”(十进制“0”)作为写入寻址信号而被输入到第二存储单元70，暂时保持在数据锁存单元60中的接收数据D0被存储在第二存储单元70中与交错操作之前的接收数据D0的数据位置相应的地址“0(十进制)”处。随后，计数值“000000001”(十进制“1”)被从9位二进制计数单元81输出到位顺序逆转单元82。在位顺序逆转单元82中，只从计数值中提取低六位，且随后其位顺序被逆转。其结果，“100000”(十进制“32”)被从位顺序逆转单元82输出到乘法器83。在乘法器83，“100000”(十进制“32”)以相乘因子“6(十进制)”得到相乘，且随后相乘结果“110000000”(十进制“192”)被输出到加法器85。另一方面，在除法器81中，9位二进制计数单元81的计数值“000000001(十进制“1”)被除以固定值“64(十进制)”，且随后除运算的结果“000”(十进制“0”)被送到加法器85。在加法器85，相乘结果“110000000”(十进制“192”)被加到除运算的结果“000”(十进制“0”)上，从而使相加结果“110000000”(十进制“192”)作为读出寻址信号而被输出到第一存储单元50。作为响应，存储在第一存储单元50中读取地址“192(十进制)”处的接收数据D1(图5中未显示)被从其中读出，以被暂时保持在数据锁存单元60中。另一方面，由于9位二进制计数单元81的计数值“000000001”(十进制“1”)作为写入寻址信号而被输入到第二存储单元70，暂时保持在数据锁存单元60中的接收数据D1被存储在第二存储单元70中与接收数据D1在交错操作之前的数据位置相应的地址“1(十进制)”。随后上述的操作以类似的方式重复进行，从而使接收数据被存储在第二存储单元70中与接收数据在交错操作之前的数据位置相应的地址。例如，存储在第一存储单元50中的读取地址“12(十进制)”和“24(十进制)”的接收数据D16和D8被存储在第二存储单元30中与接收数据D16和D8在交错操作之前的数据位置相应的地址，如下所述(见表的第17和9行)。表2表2(续)</tables>对于接收数据D16，计数值“000010000(十进制“16”)被从9位二进制计数单元81输出到位顺序逆转单元82。在位顺序逆转单元82，只从计数值提取低六位，且随后其位顺序被逆转。其结果，“000010”(十进制“2”)被从位顺序逆转单元82输出到了乘法器83。在乘法器83，“000010”(十进制“2”)被乘以一个相乘因子“6(十进制)”，且随后相乘结果“000001100”(十进制“12”)被输出到加法器85。另一方面，在除法器81中，9位二进制计数单元81的计数值“000010000”(十进制“16”)被除以固定值“64(十进制)”，且随后除运算的结果“000”(十进制“0”)被输出到加法器85。在加法器85，相乘结果“000001100”(十进制“12”)被加到除运算的结果“000”(十进制“0”)上，从而使相加结果“000001100”(十进制“12”)作为读出寻址信号而被输出到第一存储单元50。其结果，存储在第一存储单元50中的读取地址“12(十进制)”的接收数据D16(见图5)被从其中读出，以被暂时保持在数据锁存单元60中。另一方面，由于来自9位二进制计数单元81的计数值“000010000”(十进制“16”)作为写入寻址信号而被输入到第二存储单元70，暂时保持在数据锁存单元60中的接收数据D16被存储在第二存储单元70中与在交错操作之前的接收数据D16的数据位置相应的地址“16(十进制)”。对于接收数据D8，计数值“000001000”(十进制“8”)被从9位二进制计数单元81输出到位顺序逆转单元82。在位顺序逆转单元82，只从计数值中提取低六位，且随后其位顺序被逆转。其结果，“000100”(十进制“4”)被从位顺序逆转单元82输出到乘法器83。在乘法器83中，“000100”(十进制“4”)被乘以相乘因子“6(十进制)”，且随后相乘结果“00011000”(十进制“24”)被输出到加法器85。另一方面，在除法器81中，9位二进制计数单元81的计数值“000001000”(十进制“8”)被除以固定值“64(十进制)”，且随后除运算的结果“000”(十进制“0”)被输出到加法器85。在加法器85，相乘结果“000011000”(十进制“24”)被加到除运算的结果“000”(十进制“0”)上，从而使相加结果“000011000”(十进制“24”)作为读出寻址信号而被输出到第一存储单元50。响应于该信号，存储在第一存储单元50中的读取地址“24(十进制)”接收数据D8被从其中读出，以被暂时保持在数据锁存单元60中。另一方面，由于9位二进制计数单元81的计数值“000001000”(十进制“8”)作为写入寻址信号而被输入到第二存储单元70，暂时保持在数据锁存单元60中的接收数据D8被存储在第二存储单元70中与接收数据D8在交错操作之前的数据位置相应的地址“8(十进制)”处。为了说明除法器84的功能，现在描述对存储在第一存储单元50中的读取地址“5(十进制)”和“11(十进制)”的接收数据D320和D352的去交错器操作。计数值“101100000”(十进制“352”)被从9位二进制计数单元81传送到位顺序逆转单元82。在位顺序逆转单元82中，只从计数值提取低六位，且随后其位顺序被逆转。其结果，“000001”(十进制“1”)被从位顺序逆转单元82输出到乘法器83。在乘法器83，“000001”(十进制“1”)被乘以相乘因子“6(十进制)”，以把相乘结果“000000110(十进制“6”)输出到加法器85。另一方面，在除法器81，9位二进制计数单元81的计数值“101100000”(十进制“352”)被除以固定值“64”，且随后除运算的结果“101”(十进制“5”)被输出到加法器85。在加法器85，相乘结果“000000110”(十进制“6”)被加到除运算的结果“101”(十进制“5”)上，从而把相加结果“000001011”(十进制“11”)作为读出寻址信号输出到第一存储单元50。其结果，存储在第一存储单元50中的读取地址“11(十进制)”的接收数据D352被从其中读出，以被暂时保持在数据锁存单元60中。在此情况下，由于9位二进制计数单元81的计数值“101100000”作为写入寻址信号而被输入到第二存储单元70，暂时保持在数据锁存单元60中的接收数据D352被存储在第二存储单元70中与接收数据D352在交错操作之前的数据位置相应的地址“352(十进制)”。如上所述，在根据本发明的第二实施例的去交错器中，由于寻址单元80能够借助计数器和算法电路而构成，用于去交错操作的地址修正表的存储器可被省略。这样可以构成小尺寸结构的去交错器，以减小功率消耗。(本发明的接收设备的实施例)如从图4可见，提供了具有根据本发明的去交错器的接收设备400，它包括一个解调单元410、一个去交错单元420—它以基本上与图2或3所示的去交错器相同的方式构成、以及一个错误校正解码单元430。接收器400经过一个传送路径300而与一个发送单元200相连，而发送单元200包括一个用于对发送数据进行错误校正编码的错误校正编码单元210、一个用于实现错误校正编码单元210的输出信号的交错操作的交错单元220、以及一个用于调制交错单元220的输出信号以发送调制的输出信号的调制单元230。在接收单元400中，从发送器200经过传送路径300发送的发送信号被解调单元410所解调，以产生接收数据。该导热由去交错单元420以如上方式进行去交错处理。其结果，接收数据被重新排列成正确的顺序，且随后被从去交错单元420输出到错误校正解码单元430以在那里得到解码。响应于此，解码数据被从接收设备400输出。在接收器400的去交错单元420中。由于地址单元可用计数器和算法电路(图2和3)构成，可以构成小尺寸的去交错单元420以减小功率消耗。(其他实施例)图2所示的去交错器可以按照以下方式而被用作发送设备中的交错器。即，从寻址单元40送到第一存储单元10的读出寻址信号也被用作第一存储单元10的写入寻址信号，且用于第二存储单元30的读出寻址信号也被用作第二存储单元30的写入寻址信号，从而使发送数据从第二存储单元30经过数据锁存单元20而被输出到第一存储单元10，从而被写入到第一存储单元10中。类似地，图3的去交错器也可被用作发送设备中的交错器。虽然已经结合具体的示例性实施例而描述了本发明，但本发明不受这些实施例的限制，而是只受所附权利要求书的限制。本领域的技术人员应该理解的是，在不脱离本发明的范围和精神的前提下，可以对这些实施例进行改变或修正。权利要求1.一种去交错器，其特征在于，包括第一存储装置，用于存储其顺序被从正确的顺序重新排列成随机顺序的数据；数据锁存装置，用于暂时保持所述第一存储装置的输出数据；第二存储装置，用于存储所述数据锁存装置的输出数据；以及寻址装置，用于产生被输出到所述第一存储装置的读出寻址信号，和被输出到所述第二存储装置的写入寻址信号，其中所述寻址装置包括计数装置，用于计数一个时钟信号以产生所述读出寻址信号；以及运算装置，用于利用从所述计数装置输出的所述读出寻址信号而产生用于把所述数据的顺序从所述随机顺序重新排列成所述正确顺序的写入寻址信号。2.根据权利要求1的去交错器，其特征在于所述计数装置包括用于计数所述时钟以产生所述读出寻址信号的m位(m是一个整数)二进制计数装置；且该运算装置包括n位(n是一个小于m的整数)二进制计数装置，用于计数其频率低于所述时钟的另一个时钟，以输出一个计数值；位顺序逆转装置，用于逆转从所述n位二进制计数装置输出的所述计数值的位顺序；加数选择装置，用于与所述时钟信号同步地依次选择多个加数；以及加法器装置，用于把所述位顺序逆转装置的输出信号加到所述加数选择装置的输出信号上。3.根据权利要求2的去交错器，其特征在于所述m位二进制计数装置包括一个9位二进制计数器；所述n位二进制计数装置包括一个6位二进制计数器；所述另一时钟的频率为所述时钟的六分之一；且所述加数选择装置与所述时钟信号同步地依次选择加数0、64、128、192、256、和320。4.一种接收设备，其特征在于包括根据权利要求1、2或3的去交错器以接收数据，该数据是从一个发送设备发送的且其顺序被从正确顺序重新排列成了随机顺序，以把所述随机顺序重新排列成所述正确顺序。5.一种去交错器，其特征在于，包括第一存储装置，用于存储其顺序被从正确的顺序重新排列成随机顺序的数据；数据锁存装置，用于暂时保持所述第一存储装置的输出数据；第二存储装置，用于存储所述数据锁存装置的输出数据；以及寻址装置，用于产生被输出到所述第一存储装置的读出寻址信号，和被输出到所述第二存储装置的写入寻址信号，其中所述寻址装置包括计数装置，用于计数一个时钟以产生所述写入寻址信号；以及运算装置，用于利用从计数装置输出的所述写入寻址信号而产生用于把数据的顺序从所述随机顺序重新排列成所述正确顺序的所述读出寻址信号。6.根据权利要求5的去交错器，其特征在于所述计数装置包括用于计数所述时钟信号以产生所述读出寻址信号的m位(m是一个整数)二进制计数装置；且该运算装置包括位顺序逆转装置，用于逆转从所述m位二进制计数装置输出的所述计数值的低n位(n是一个小于m的整数)的位顺序；乘法装置，用于把所述位顺序逆转装置的输出信号乘以一个预定的相乘因子；除法装置，用于从所述m位二进制计数装置输出的所述计数值除以一个预定的固定值；以及加法器装置，用于把所述乘法装置的输出信号加到所述除法装置的输出信号上。7.根据权利要求6的去交错器，其特征在于所述m位二进制计数装置包括一个9位二进制计数器；所述位顺序逆转装置把从所述m位二进制计数装置输出的所述计数值的低六位的位顺序逆转；且所述除法装置把从所述9位二进制计数装置输出的所述计数值除以64。8.一种接收设备，其特征在于包括根据权利要求5、6或7的去交错器以接收数据，该数据是从一个发送设备发送的，且其顺序被从正确顺序重新排列成了随机顺序，以把所述随机顺序重新排列成所述正确顺序。全文摘要一种去交错器,包括用于存储数据的第一存储单元、用于暂时保持第一存储单元的输出数据的数据锁存单元、用于存储数据锁存单元的顺序数据的第二存储单元、以及用于产生被输出到第一存储单元的读出寻址信号和被输出到第二存储单元的写入寻址信号的寻址单元;该寻址单元包括用于计数一个时钟信号以产生读出寻址信号的计数单元,以及用于利用从该计数单元输出的读出寻址信号而产生用于重新排列成正确顺序的写入寻址信号的算法单元。文档编号H04L1/00GK1197237SQ9810740公开日1998年10月28日申请日期1998年4月23日优先权日1997年4月23日发明者奈良嘉和申请人:松下电器产业株式会社