专利名称：：用于任意形状2d块绝对差之和(sad)计算引擎的近最优可配置加法器树的制作方法
技术领域：
：本发明总地涉及加法器树，并且具体涉及用于任意形状2D块绝对差之和(SAD)计算引擎的近最优可配置加法器树。
背景技术：
：诸如视频编码器内的基于块的运动估计、用于图像稳定的基于块的轨线估计、去交错中的线角检测以及帧率转换中的运动分析之类的视频处理应用在像素之间使用二维(2D)块的绝对差之和(SAD)。然而，不同的应用需要不同的块大小，例如，去交错器需要5X3的块SAD，而H.264视频编码标准需要4X4至16X16的块SAD。SAD的软件实现需要许多时钟周期，而可配置用于任意块大小的硬件实现一般会需要大量多路复用器和路由线。关于对
背景技术：
的详细的讨论和其他现有技术解决方案，请参考在2009年5月27日接受的ArvindSudarsanam、AravindRaghavendraDasu禾PKarthikVaithianathan在InternationalJournalofReconfigurableComputing上的“AnalysisandDesignofAdaptableSAD/MSEArchitecture”，其可从Hindawi出版公司(http://www.hindawi.com/journals/ijrc/aip.html)获得。图1是根据本发明某些实施例的示例性一维加法器树的框图；图2是根据本发明某些实施例的示例性输入遮蔽网络的电路图；图3是根据本发明某些实施例的加法器单元1-8的示例性输入路由网络的电路图；图4是根据本发明某些实施例的加法器单元9-15的示例性输入路由网络的电路图；图5是根据本发明某些实施例的示例性输出路由网络的电路图；图6是根据本发明某些实施例的示例性可配置二维加法器树结构的框图；图7是根据本发明某些实施例的示例性系统的框图。具体实施例方式以下描述和附图充分地说明本发明的特定实施例，以使本领域技术人员能够实现它们。其他实施例可以结合结构上的、逻辑上的、电子的、流程上的和其他的改变。实例仅仅表明了可能的变化例。除非明确地要求，否则各个组件和功能是可选的，而且操作的顺序可以改变。某些实施例的组成部分和特征可以包含在或代替其他实施例的组成部分和特征。在权利要求中阐述的本发明的实施例包含那些权利要求中所有可用的等同的方案。在本文中，本发明的实施例可以单独地或共同地以术语“发明”来指代，使用术语“发明”仅仅为了方便起见，而无意于在实际上公开了多于一个的发明或发明构思的情况下将此申请的范围限制于任何一个单独的发明或发明构思。本发明描述了一种用于任意形状的2D块的绝对差之和(SAD)计算引擎的近最优可配置加法器树，包括所定义的被要求用来执行加法的流水线化的加法器资源以及所定义的被要求用来针对各种块大小配置加法器树的路由网络资源。所提出的实施例源自于一种约束性优化，其旨在最小化路由网络资源，即多路复用器的数量、多路复用器输入和路由线的数量。此最优化问题显示为非多项式(NP)难度(non-polynomialHard)，且运用约束来修剪解空间。产生一种近最优的解决方案(在两输入多路复用器方面)，从该解决方案中衍生出可配置的IDSAD树结构。按照顺序生成该ID树的输出，从而避免使用输出路由网络来进行重新排序。最终，使用级联的两级的ID单元来实现2D加法器结构，其中每一级包括多个可配置的IDSAD树结构。由于对ID阵列进行了排序，因此在这两个级之间就不存在额外的路由开销。图1是根据本发明某些实施例的示例性一维加法器树的框图。如图所示，加法器树100包括树输入102、遮蔽(masking)输入104、遮蔽输出106、输入路由网络108、加法器输入110、加法器单元112、加法器输出114、输出路由网络116和树输出118。树输入102可以表示针对ID块大小的16个8比特线，从1到16。树输入102被路由到遮蔽输入104，还被路由到输出路由网络116。参照图2，其更详细地显示了遮蔽输入104和遮蔽输出106，其适应了特定块大小的数据流需要遮蔽特定的输入的事实。输入路由网络108对被遮蔽的输入和加法器输出114进行排序，以针对任何块大小而将加法器输入110提供至加法器单元112，正如参照图3和4更详细地显示的。正如参照图5更详细所显示的，输出路由网络116针对任何块大小来对树输出118进行排序。图2是根据本发明某些实施例的示例性输入遮蔽网络的电路图。遮蔽网络200基于唯一性的数据流，针对大于8的特定块大小(P)而屏蔽特定的树输入102。多路复用器202被提供用于输入10-16，导致有7个多路复用器202。每个多路复用器202将基于P的值，使得相应的输入通过或者用O将其遮蔽。例如，如果P为9，则会用0遮蔽输入10-16，而如果P为15时，则仅会用0遮蔽输入16，并且如果P为4，则所有输入将会通过而不会用0进行遮蔽。图3和4是根据本发明某些实施例的用于15个加法器单元的示例性输入路由网络的电路图。由于用于块大小16的数据流涉及一个可能的IDSAD操作以及15个加法操作，所以需要15个加法器单元，如下表所示ID块大小(P)可能的I-DSAD操作的数量加法操作的数量(η)11602883510权利要求1.一种可配置的二维加法器树结构，用于计算针对多达16X16的各种块大小的绝对差之和(SAD)，所述结构包括第一级的一维加法器树；以及第二级的一维加法器树，其中，每个一维加法器树包括输入路由网络；15个加法器单元；以及输出路由网络。2.如权利要求1所述的加法器树结构，其中，每个一维加法器树进一步包括针对大于8的块大小的遮蔽输入。3.如权利要求1所述的加法器树结构，其中，所述输入路由网络包括20个2对1多路見用器。4.如权利要求3所述的加法器树结构，其中，当块大小为3时，第二个加法器的输入包括第一个加法器的输出。5.如权利要求1所述的加法器树结构，其中，所述输出路由网络包括39个2对1多路見用器。6.如权利要求5所述的加法器树结构，其中，当块大小为10时，所述输出路由网络的第一个输出包括第十五个加法器的输出。7.如权利要求1所述的加法器树结构，其中，所述第一级和第二级的一维加法器树每个包括16个加法器树。8.如权利要求7所述的加法器树结构，其中，将所述第一级的第一个加法器树的第二个输出路由到所述第二级的第二个加法器树的第一个输人。9.一种集成电路设备，包括可配置的二维加法器树结构，用于计算针对多达16X16的各种块大小的绝对差之和(SAD)，所述结构包括第一级的一维加法器树；以及第二级的一维加法器树，其中，每个一维加法器树包括输入路由网络；多个加法器单元；以及输出路由网络，其中，所述输出路由网络包括39个2对1多路复用器。10.如权利要求9所述的集成电路设备，其中，所述输入路由网络包括20个2对1多路見用器。11.如权利要求9所述的集成电路设备，其中，所述多个加法器单元包括15个两输入加法器。12.如权利要求9所述的集成电路设备，其中，所述第一级和第二级的一维加法器树每个包括16个加法器树。13.如权利要求12所述的集成电路设备，其中，将所述第一级的第十六个加法器树的第二个输出路由到所述第二级的第二个加法器树的第十六个输入。14.一种系统，包括网络控制器；系统存储器；以及处理器，所述处理器包括可配置的二维加法器树结构，用于计算针对多达16X16的各种块大小的绝对差之和(SAD)，所述结构包括第一级的一维加法器树；以及第二级的一维加法器树，其中，每个一维加法器树包括输入路由网络，其中，所述输入路由网络包括20个2对1多路复用器；多个加法器单元；以及输出路由网络。15.如权利要求14所述的系统，其中，每个一维加法器树进一步包括针对大于8的块大小的遮蔽输入。16.如权利要求14所述的系统，其中，所述第一级和第二级的一维加法器树每个包括16个加法器树。17.如权利要求14所述的系统，其中，所述多个加法器单元包括15个两输入加法器。18.如权利要求17所述的系统，其中，当块大小为3时，第二个加法器的输入包括第一个加法器的输出。19.如权利要求14所述的系统，其中，所述输出路由网络包括39个2对1多路复用器。20.如权利要求19所述的系统，其中，当块大小为16时，所述输出路由网络的第一个输出包括第十五个加法器的输出。全文摘要本文总地描述了用于任意形状2D块的绝对差之和(SAD)计算引擎的近最优可配置加法器树的实施例。可以描述和请求保护其他实施例。在某些实施例中，一种用于计算针对多达16×16的各种块大小的绝对差之和(SAD)的可配置的二维加法器树结构，其包括第一级的一维加法器树和第二级的一维加法器树，其中每个一维加法器树包括输入路由网络、多个加法器单元和输出路由网络。文档编号H04N7/26GK102075744SQ20101053897公开日2011年5月25日申请日期2010年9月26日优先权日2009年10月19日发明者A·苏达尔萨纳姆,K·瓦伊蒂亚纳坦申请人:英特尔公司