专利名称：信息记录方法和设备以及信息记录介质的制作方法
技术领域：
本发明涉及一种用于在盘形记录介质上记录音频和/或图像数字数据流的信息记录方法和设备，以及一种记录介质。
由于硬盘驱动器已经逐渐成为个人计算机的外围设备，在硬盘驱动器中的技术改进主要涉及尽可能快地以高可靠性随机存取所谓的离散文本数据。
为了跟上近来多媒体的发展，产生了对于允许所谓的AVHDD系统的廉价结构的HDD和主机系统的需求，困而除了AV数据流之外，例如，具有28.6Mbps(兆位每秒)传输速率的数字视频(DV系统SD)标准，或具有最大传输速率为15Mbps的MPEG 2(运动图像专家组2)的视听(AV)数字数据流，以及随机存取数据，都可以在磁盘上任意处理。
现在缺少一种信息记录设备，该设备考虑到了在将一个AV数字数据流，特别是一个经压缩的AV数字数据流记录在盘形记录介质上的情况中，以可变速度再现。
因此，希望能够记录数据，以便以逻辑扇区为单位，通过利用读/写数据的盘形记录介质的性能，当记录/再现AV数字数据流时，可便于由主机侧应用软件单独实现可变速度的再现。
作为用于AV数字数据流的记录/再现介质，记录磁带得到广泛的应用。为了对记录在磁带上的AV数字数据流实现种种可变速率的再现，需要通过不同类型的硬件来控制在相应可变速度下的再现。
因此，为了实现在各种变速下的再现，在AC数据记录/再现设备中，从开始必须设计这种硬件控制器件，但是，考虑到开发所需的时间、电路规模或成本，要实现可以选择改变可变的重放速度或连续改变可变的重放速度的功能是很困难的。
因此，本发明的一个目的是提供一种信息记录方法和设备以及一种记录介质，其中，可以将例如AV数字数据流记录在诸如HDD之类的盘形记录介质上，以便解决所记录数据流的可变速度再现。
本发明的另一个目的是提供一种再现方法和设备，使重放速度可以设置为一种连续可变的速度。
在第一方面，本发明提供一种信息记录设备，用于将数据记录在把逻辑扇区作为存取单元的记录介质上。该记录装置包括输入装置，用于输入其固定长度等于一个帧长度的整数倍的数据；及控制装置，用于将输入数据分配给预定数量的连续扇区。具体地说，用本发明的这种记录装置，数据被记录在把逻辑扇区作为存取单元的记录介质上。对应于帧长度整数倍的固定长度数据被用作一个记录单元。本发明还提供了控制装置，用于将记录单元分配给能够将记录单元作为一个整体记录的最小数量的逻辑扇区。
在另一个方面，本发明提供了一种信息记录方法，包括输入其固定长度等于一个帧长度的整数倍的数据，以及将该输入数据分配给预定数量的连续扇区。具体地说，使用本发明的这种信息记录方法，数据被记录在把逻辑扇区作为存取单元的记录介质上。对应于帧长度整数倍的固定长度数据被用作一个记录单元。本发明提供一个控制步骤，用于将该记录单元分配给能够将记录单元作为一个整体记录的最小数量的扇区。
在又一个方面，本发明提供了一种记录介质，通过将数据分配给预定数量的连续扇区，将其固定长度等于一个帧长度整数倍的数据记录在该记录介质上。具体地说，使用本发明的这种记录介质，数据被记录在把逻辑扇区作为存取单元的记录介质上。对应于帧长度整数倍的固定长度数据被用作一个记录单元。通过将数据记录在能够将记录单元作为一个整体记录的最小数量的扇区中，将记录数据记录在记录介质上。
根据本发明，因为在从主机侧简单地发出一个以逻辑扇区为基础的读命令中可以获得一个已定义的AV数字数据流，所以只通过主机应用软件的结构，可以容易地在AV数字数据流再现中实现诸如慢放、静止、快速检索、快速存取或非线性编辑等的可变速度的再现。
在本发明的再现装备中，具有其所固定长度等于帧长度整数倍的一个AV数字数据流被记录在HDD上并再现，对应于帧长度整数倍的数据被分配给HDD的预定数量的逻辑扇区，并且通过仅基于软件的数据传输控制，以多种方式从记录单元的任意第一扇区中读出该数据，从而获得记录/再现功能，这样做可以比现有方法更容易地实现可变速度的再现功能，而现有方法是基于为了通过由硬件控制的数据传输而获得记录/再现功能而设计的。
另外，由于可以自由改变可变速度再现的速度，那么有可能连续地控制可变速度再现的速度。
图1示出了根据本发明的信息记录设备结构的方框图。
图2示出了根据本发明的信息记录设备的HDD结构的方框图。
图3示出了根据本发明的一种实用的信息记录设备结构的方框图。
图4示出了根据本发明的信息记录设备的ATA适配器结构的方框图。
图5说明了流过本发明的信息记录设备的数据的一个实例。
图6说明了在本发明的信息记录设备中2排RAM中的数据传输定时。
图7示出了记录SD规范数据流的HDD的格式。
图8示出了记录高度压缩的SD规范的数据流的HDD格式。
图9示出了记录SD规范的数据流的HDD格式。
图10示出了本发明的信息记录方法中一系列再现步骤的流程图。
图11示出了本发明的信息记录方法中一系列图像记录步骤的流程图。
图12示出了基于GOP的MPEG信号。
图13示出了本发明的信息记录设备的另一个变型的方框图。
图14示出了在信息再现方法中可变速度的再现处理过程的一系列步骤。
图15示出了在信息再现方法中的一系列跳跃(skipping)步骤。
图16示出了在信息再现方法中的一系列静止(still)步骤。
图17示出了在信息再现方法中的一系列慢速(slow)步骤。
图18示出了在信息再现方法中的一系列查阅/慢速步骤。
图19示出了显示在再现装置的显示画面上的一种启动单元的例子。
图20示出了用于再现装置的数据结构。
图21示出了用于再现装置的AAUX数据结构。
图22示出了用于再现装置的VAUX数据结构。
参考附图，将详细描述本发明的一种信息记录方法、一种信息记录设备以及一种记录介质。
如图1所示，该信息记录设备是一个磁盘摄像机系统，其中，有一个DV摄像机1，用于选择一个物体的成像画面作为DV信号，如由索尼公司生产的DCR-TRV 7，该摄像机遵守DV标准，一个AV微型计算机系统10，用来处理从DV摄像机1接收的DV信号，一个模式设置命令器8，用于将指令模式设置到AV微型计算机系统10的RISC CPU 3上，以及显示器7，用于监视DV摄像机1的画面。
DV摄像机1是这样一个摄像机，它通过一个诸如透镜或CCD这样的光学系统使物体成像，并用一个编码器/解码器1a将结果图像信号编码并将结果信号输出到DV端。
AV微型计算机系统10包括作为用于信息传输的公共总线的一条主机总线4；接口缓冲器2，用于解决DV摄像机1和主机总线4之间的信息传输；在其上记录信息的HDD6；以及一个所谓的ATA(AT附件)适配器5，用于调解主机总线4和HDD 6之间的信息传输。
主机总线4是用于AV微机系统10的不同部件间信息传输的一条并行传输线。
接口(I/F)缓冲器2调解DV摄像机1和主机总线4之间的音频和/或可视数字数据流(AV数字数据流)的传输。例如，接口缓冲器2转换AV数字数据流的传输速度或调整其传输时间。这个接口缓冲器2具有由2个RAMS组成的一个内部2排RAM 2a，其中的2个RAMS可交替切换以调整信息传输。
HDD 6是固定的磁盘装置，用来在其上记录输入的数字数据流。随后将解释HDD 6上的记录格式。ATA适配器5置于主机总线4和HDD 6之间，用于将来自主机总线4的并行数据的AV数字数据流转换为HDD 6可用数据格式的数据。
AV微机系统10包括RISC CPU 3，它是集中信息处理的中央处理单元；RAM 17，作为易失性存储器；和ROM 9，作为非易失性存储器。
RISC CPU 3与主机总线4相连以控制在当前AV微机系统10中进行信息记录方法的的一系列运行。这种系列运行被记录在例如ROM 9上，以便于随时读出并执行。“RISC”表示减少指令设置的计算机，其中简化了控制CPU的基本指令，以减少指令，从而提高处理速度。
RAM 17是与主机总线4相连用以暂时存储数据的一个易失性存储器。ROM 9是与主机总线4相连的非易失性存储器，并具有存在其中的预置程序或类似物。在这个ROM 9中，记录了与信息处理方法的一系列操作有关的一个控制代码。
监视器7有一个显示屏和一个扬声器7a，并且输出由DV摄像机1获取的图像和语音。通过DV摄像机1或由AV微机系统10的再现，将记录在AV微机系统10上的图像和语音输出到监视器7上。
下面将解释在记录时间的个输入信号的流动。首先，通过由承担视频压缩的编码器/解码器进行的高效编码，对由DV摄像机1转换为视频电信号的图像信号进行编码。该音频数据经多路转换构成由在DV系统中定义的DIF块所组成的一个AV数字数据流。该AV数字数据流按3个技术规范作为标准来定义，这三个技术规范即为适用于处理高清晰度电视(HDTV)的标准清晰度(standard definition,SD)，高度压缩(high-compression,SD)和高清晰度(highdefinition,HD)。
SD技术规范提供了以119.2K字节的固定长度将帧数据流压缩。当HD技术规范提供一帧为238.4K字节时，高度压缩SD技术规范提供了一帧为59.6K字节。
这个AV数字数据流通过接口缓冲器2被送到与RISC CPU 3相连的主机总线4。被送到主机总线4的这个AV数字数据流具有由RISC CPU3的软件所控制的数据传输，并且该数据流通过ATA适配器5被写在以扇区为基础的HDD 6上。
参考图2，将解释信息处理设备所提供的HDD 6的结构。
转动驱动单元121是由轴马达121A和适用于检测其转速的传感器121B所组成，并且构造成用于转动磁头122(存储装置)。所构成的磁头部分123是用来将记录信号写在磁盘11上并且用于将读出的信号记录在磁盘122上。
在记录过程中，记录/再现信号处理电路124在记录信号上执行信道编码(记录编码)，这些记录信号在记录过程中被写在磁盘122上，同时，在重放期间对从磁盘122读出的播放信号执行与记录期间相反的转换，以便于执行错误检测和错误校正。磁头臂驱动控制电路125控制支持磁头的臂，用于把磁头移动到磁盘122的预定的磁迹位置。转动轴驱动控制电路126驱动控制转动驱动单元121的主轴马达121A。
磁盘控制器127控制记录/再现信号处理电路124、磁头臂驱动电路125和转动轴驱动控制电路126。组成磁盘控制器127的磁盘接口单元131执行在记录/再现信号处理电路124、磁头臂驱动控制电路125和在同一边的转动轴驱动控制电路126，与在另一边的磁盘格式控制器133和系统内部总线之间的接口处理。
磁盘格式控制器133根据固定在存储器上的一个地址转换单元133-1来执行在磁盘122上数据的地址转换的地址转换控制，同时，也执行磁盘122的格式化。磁盘数据定时控制电路132将与转速对应的时钟信号送到记录/再现信号处理电路124。数据总线内部系统定时控制器134把时钟信号送到磁盘控制器127的其它部件。
多路复用器/多路分解器138多路复用通过数据FIFO 136提供的数据和来自寄存器114a的命令，从而将经过多路复用的数据路由到ATA适配器5，或者将通过ATA适配器5发送的外部数据多路分解为数据和寄存器命令。
数据FIFO(先进先出)136被构造成用于顺序保持由多路复用器/多路分解器138提供的存储器数据，并将数据以保持在存储器的顺序输出到内部系统总线135，从内部系统总线135发出顺序保持在存储器中的数据，并且数据FIFO 136还用于将存储器保持的数据发送到多路复用器/多路分解器138。构成的寄存器114a用于在存储器中保持命令或从多路复用器/多路分解器接收的状态，并将该命令或状态输出到内部系统总线135，并且寄存器114a还在存储器中保持从内部系统总线135传来的命令或状态，并将该命令或状态传送到多路复用器/多路分解器138。
CPU 142被构造成用于根据存储在ROM 141中的控制程序来控制不同部件，从而记录/再现数据、控制驱动系统的驱动、以及根据不同的磁盘参数、执行命令或执行状态，来执行驱动系统和主机之间的通讯控制。RAM 140被构造成用于在存储器中保持CPU 142处理所需的数据和其它数据。
当通过接口113从外部提供数据和记录命令时，多路复用器/多路分解器138将数据从记录命令中分离出来，将数据送到数据FIFO 136，将命令和状态送到寄存器114a。如果通过接口113从外部发送来一个数据再现命令，那么该命令被路由到寄存器114a。一个读/写主机接口143执行与主机相关的接口处理。
参考图3解释信息记录设备的一个具体例子。在这个具体的例子中，图1的信息记录设备中的AV微机系统10模块被分离为一个接口缓冲器板19和一个RISC CPU板20。图3示出了具体的接口缓冲器板19和RISC CPU板20的内部结构。
接口缓冲器板19有一个网络接口11，用于与网络和2排RAM 2a进行接口操作，以调整数据传输。接口缓冲器板19和RISC CPU板20通过主机总线4相连。
网络接口11从DV摄像机1连接到网络和2组RAM 2a，用于连接通过网络进入的数据。该2排RAMS有自己的一个终端，而它的其它终端分别与网络接口11和主机总线4相连，2排RAMS的第一RAM 33和第二RAM34，由第一转换开关31和第二开关32进行转换，从而允许轮流写入和读出以便于调整数据传送。
接口缓冲器板19有一个用于控制每个RAM的控制RAM寄存器14和一个用于控制I/O的控制I/O寄存器15。
控制RAM寄存器14和控制I/O寄存器15是与主机总线4相连用于暂时数据存储的易失性寄存器。
PISC CPU板20有一个具有PISC CPU 3，它是一个具有减少的指令组的CPU；非易失性存储器ROM 9、和一个易失性存储器SRAM 17。RISCCPU 3、ROM 9和SRAM 7都与主机总线4相连。
ROM 9可以是比如IBM的产品。SRAM 17是保持数据的RAM，即一旦写入就一直保持该数据直到断电，所以不需要再次写入。ROM的容量可以为，例如2MB。
RISC CPU板20有一个ATA适配器5、一个HDD 6和一个石英振荡器21。
被称之为IDE的ATA适配器5是直接将主机总线4耦合到HDD 6的接口。ATA适配器5和HDD 6通过如美国国家标准协会(ANSI)所描述的，被称之为增强的智能驱动电子设备(EIDE)的ATA标准系统进行互连。这个EIDE是IDE兼容接口，并且带有每个数据传输速率的最大传输速率为33M字节/秒的模式。例如足够13.3M字节/秒的数据传输模式。
在对位于磁盘上的所有数据扇区进行扇区定址的过程中，通过把所有的数据扇区作为逻辑块处理，EIDE具有带有该逻辑块号(LBA)的一个存取扇区的系统，除此之外，按常规，该存取扇区的系统还带有柱面/磁头/扇区号。
HDD 6是一个记录AV数字数据流的固定磁盘装置，并且可能是，例如磁盘直径为3.5英寸的3.5英寸HDD。
石英振荡器21是一个提供预置频率的参考信号的振荡器。在图中，所示出的石英振荡器21产生被送到RISC CPU 3的28MHz的参考信号。
本实施例涉及在ATA协议控制下记录/再现AV数字数据，而ATA协议使用有ATA系统接口的硬盘。ATA适配器5的电路结构将参考图4简单地对其解释，其中，ATA适配器5与RISC CPU和具有ATA系统接口的硬盘互连，并如同在ATA协议中所需的那样，在专用于ATA装置的地址信号的产生产生后，适配器5存取等待控制信号、中断信号和数据字节缓冲器控制信号。
本实施例的ATA适配器5使用一个外部向量中断系统，以便于允许多个器件到达CPU的主机总线4。
ATA适配器5在其内部有第一ATA接口101和第二ATA接口111。第一ATA接口101在其内部有地址解码电路102、存取等待单元104以及双向缓冲器103。
从带有32位地址数据(相当于全地址数据)的主机总线4的地址总线4a馈入第一ATA接口101，以便于在一个封闭的地址解码电路102中使选择单元102a、选择单元102b和选择单元102c选择。选择单元102a选择一个ATA接口地址，同时，选择单元102b选择16位长度的字数据的ATA数据地址，器而选择单元102c选择8位寄存设置数据的ATA寄存器地址。
从地址解码数据中产生各种控制信号，并使之与硬盘的ATA连接器接口一致。来自CPU的输入信号是相当于32位的地址信号、CPU的读和写控制信号、向量拾取控制信号以及16位数据总线宽的上和下位(order)字节，其中16位数据总线宽度具有由CPU从CPU对着ATA适配器5所拥有的数据总线设置的数据总线宽度。
相当于32位的地址信号意味着地址信号实际上具有在CPU中的32位的地址信息。该地址信号可包括这样一种地址信号即，对于32位地址总线的一些高位字节而言，该地址信号具有作为用于选择的区域选择地址信号的一个确定地址区域部分区域存取范围，而选择是来自CPU的全部的存取地址变换。
第二ATA接口111在其内部有一个优先编码器112和一个外部向量产生电路113。
作为相对于硬盘的一个ATA标准信号的输入/输出，第一ATA接口101包括一个地址解码电路102，该电路用于将RISC CPU的32位等效地址信号全地址解码到地址可选的ATA装置中以及相应的寄存器和ATA装置中的数据寄存器。当输出地址信号到ATA装置时，对应于32位等效主机总线的低位地址ADR[3…1]，地址位移动一位，地址信号输出CS 0-,CS1-,DA[2…0]输入到ATA装置。
第一ATA接口101还包括一个存取等待电路104，该电路使高速处理速度的RISC CPU适应于相对于控制输入信号的ATA协议的定时，该控制输入信号除包括来自CPU方的IOR-和IOW-的读/写信号之外，还包括在数据传输过程中从ATA装置到主机CPU的一个存取等待请求信号IORDY，以及在控制寄存器设置或控制在ATA标准协议中磁盘驱动的数据传输处理流向中的一个中断处理请求信号INTRQ。
存取等待电路104还包括用于一个向量读取信号的向量读取控制信号输入端，该向量读取控制信号是向量检索状态控制或选通信号，用于由响应于外部中断请求的外部向量数数据的CPU在检索时在随后说明的外部向量生成电路113中产生用于向量数数据生成时间的存取等待。
在数据输入和输出时，相对于在ATA标准硬盘驱动器中所提供的控制块寄存器和命令块寄存器，为用于依照ATA协议读/写寄存器设置值的低位数据字节[7…0]，和在16位字的数据传送期间与低位数据字节一起使用的高位数据字节DD-[15…8]提供输入和输出。
第二个ATA接口111是一个外部向量中断电路，并且在其内部具有优先编码器112，用于设置对那些服从于中断请求的装置的CPU的中断处理的优先顺序；和外部向量生成电路113，通过地址数据根据服从于中断请求的装置的优先顺序信息产生向量数数据，以便于将所产生的向量数数据送到通过程序执行存取程序的CPU。
向优先编码器112提供基于装置的中断请求信号，以便于将预先分配给来自那些装置的每个中断输入的优先序列送到CPU。优先编码器112接收来自ATA标准磁盘驱动器的中断请求信号INTRQ，并将该磁盘驱动器的优先顺序编码为，例如4个中断电平信号IRL 0-至IRL 3-，并将已编码的信号输出到主机总线4的控制总线4c，使之在CPU中被检索到。
向外部向量生成电路113也提供一个向量读取选通信号(状态控制信号)和由CPU响应上述的分配给服从中断请求的装置的中断电平信号而发出的一个读信号，还提供了CPU输出的中断优先级数，以响应在CPU内部转换之后处于这种状态的中断优先信号IRL 0-至IRL 3-。这个中断优先级数进入低4位ARD[3…0]。
在发出向量读取选通信号(状态控制信号)的过程中，将地址总线的低4位用作来自CPU的中断优先级数。将这2个输入信号和低4位地址输入提供给外部向量生成电路113，以输出作为字节长度的外部向量到数据总线较低的4位中，以便允许CPU检索分配给所选装置的外部向量数数据。
32位RISC CPU和具有这种ATA系统接口的硬盘驱动器以如上所述方式相连。
在本实施例中，信息记录设备使用集中显示型PC作为模式设定命令器8。按照在PC显示板上的说明，至少可以通过模式设定命令器8执行“记录”、“播放”、“慢放”、“静止”和“搜索”这些操作。
参考图5解释在这种信息记录设备中流过数据的简图。DV摄像机1的编码器/解码器1a和EIDE标准的HDD 6通过网络接口和上述的2排RAM 2a交换信息。由与HDD 6和2排RAM 2a之间的传输通道相连的RISC CPU 3控制编码器/解码器1a、网络接口和HDD 6之间的信息传输。
根据IEEE 1394标准以28.6Mbps的传输速率，将AV数字数据流形式的数据通过网络接口从编码器/解码器1a传输到2排RAM 2a。从2排RAM2a进入HDD 6的数据以34Mbps的传输速率传输并被写入HDD 6。
相反，从HDD 6读出的数据以与它写入时相同的34Mbps传输速率传到2排RAM 2a。根据IEEE 1394标准以例如28.6Mbps的传输速率，将AV数字数据流形式的数据通过网络接口从2排RAM 2a传到编码器/解码器1a。
要注意，在编码器/解码器1a、网络接口和2排RAM 2a之间的传输通道上的数据传输速率不同于HDD 6和2排RAM 2a之间的传输通道上的数据传输速率。
到HDD 6的输入数据速率高并且显示数据连续性，而到或来自网络接口的输入/输出数据速率不这样高但显示更高的数据连续性。
2排RAM 2a有两个帧存储器，即第一帧存储器33和第二帧存储器34，它们被切换以便交替地执行写入和读出，以调整数据传输速率中的差异。
就是说，如果在一帧的时间间隔内数据写入2排RAM 2a的其中一个帧存储器，并且在一个帧时间间隔内从另一个帧存储器中读出该数据，那么通过在一帧时间间隔内完成从存储器中写入或读出来保持数据的连续性，尽管数据传输速率或数据的连续性有所不同，仍而能确保数据传输的连续性。
现将参考图6所示的数据传输定时框图来解释在2排RAM 2a中的数据传输过程。
在信息从HDD 6传输到网络接口和传输编码器/解码器1a的数据读出期间内，如2排RAM 2a中箭头A所示传输数据。
在第一帧F0中，在第一帧RAM 33中写入数据A1，同时从第二帧RAM34中读出数据B0。要注意的是，分别由标号字母A和B来表示记录在第一帧RAM 33和第二RAM 34中的数据。
RISC CPU 3总是监视状态寄存器，以便当将数据A1写入到第一帧RAM33结束时和当从第二帧RAM 34中读出数据结束时，CPU分别将状态寄存器设置为“1”和“0”。由于在第一帧RAM 33中写入数据A1所需的时间比在第二帧RAM 34中读出数据B0所需的时间短，在数据A1的写入已经结束时以及随后在数据B0的读出已经结束时，分别将状态寄存器设置为“1”和“0”。
当状态寄存器设置为“0”时，第一帧存储器33和第二帧存储器34的操作状态进行转换以便于数据从第一帧存储器33中读出并在第二帧存储器34中写入。
因此，在紧随第一帧F0其后的第一帧F1中，写入第一帧F0的数据A1被从第一帧存储器33中读出，同时，将数据B1写入第二帧存储器34。
如图6的箭头42所示，将数据B1写入第一帧存储器33以及将数据A1从第二帧存储器34中读出是在当帧脉冲从低电平到高电平时在状态寄存器的“0”状态下开始的。
这个帧脉冲在经历作为上升时间的一个预定时间之后进行衰减。
在紧接第一帧F1的第二帧F2中，写入第二帧的数据B1从第二帧存储器34中读出，同时，数据A2写入第一帧存储器33。
在第一帧F1和第二帧F2中用于写入和读出的时间与在第一帧中的相同。
在写入期间，在CPU将状态寄存器从“0”设置到“1”之后，CPU 3写入与RAM中的一帧对应的19.2k字节。在数据读出期间，CPU 3在结束读出操作之后将状态寄存数从“1”设置到“0”。
作为一个整体流动的上述帧数据是A0、B0、A1、B1、A2、B2、A3、B3、A4、B4……。通过调整第一帧存储器33和第二帧存储器34中帧数据的读出时间和写入时间，来改变传输速度，并且传输经调整的帧数据。
在写入过程中，当信息从编码器/解码器1a传输到HDD 6时，数据如箭头B所示在2排RAM 2a中传送。
在第一帧F0中，数据A1写入第一帧存储器33，同时数据B0从第二帧存储器34中读出。
RISC CPU 3总是监视状态寄存器，以便当数据B0从第二帧存储器34读出结束时以及当数据A1写入第一帧存储器33结束时，CPU将状态寄存器分别设置为“1”和“0”。由于从第二帧存储器34中读出数据B0所需时间短于将数据A1写入第一帧存储器33所需的时间，所以在当数据B0的读出已经结束时以及在当随后的数据A1的写入已经结束时，分别将状态寄存器设置为“1”和“0”。
当状态寄存器设置为“0”时，第一帧存储器33和第二帧存储器34的运行状态发生改变，以便于从第一帧存储器33中读出数据和在第二帧存储器34中写入数据。
因此，在紧接第一帧F0的第一帧F1中，写入第一帧F1的数据A1从第一帧存储器33中读出，同时，将数据B1写入第二帧存储器34。
数据B1写入第一帧存储器33和数据A1从第二帧存储器34中读出是在当帧脉冲从低电平上升到高电平(如图6的箭头42所示)，在状态寄存器处于“0”状态时开始的。
这个帧脉冲在经历作为上升时间的一个预定时间之后进行衰减。
在接着第一帧F1的第二帧F2中，写入第一帧的数据B1从第二帧存储器34中读出，同时在第二帧存储器33中写入数据A2。第一帧F1和第二帧F2写入和读出所用的时间与在第一帧F0中所用的相同。
在写入过程中，在CPU 3将状态寄存器从“0”设置到“1”时，CPU3写入对应于RAM中的一帧的19.2K字节。为了读出数据，CPU 3在结束读出之后将状态寄存器从“1”设置到“0”。
下面将解释在其上记录AV数字数据流的记录介质的格式。
作为记录介质的HDD的记录格式是考虑到将512字节的扇区24作为一个单元来构造的。如果DV系统符合标准分辨率的SD信号的SD规格，那么119.3K字节的AV数字数据流是一帧。因此，从对应于119.2K字节的连续233扇区的开始部分，连续记录AV数字数据流，并且在没有写入AV数字数据流的最后扇区的边缘部分23中装满了任意的数据。
如果DV系统是对应于高压缩SD信号的高压缩SD规格的系统，那么高压缩SD规格的59.6K字节一帧的DV信号从由117个连续的512字节的扇区24构成的59.904K字节区域的引导端起被连续记录。其中，没有写入AV数字数据流的最后扇区的边缘部分23被填充。即，用117个扇区作为一个单元来记录高压缩SD规格的AV数字数据流。这117个扇区是由已写入AV数字数据流的部分22和被填充的边缘部分23所组成。
如果DV系统是对应于HD信号的HD规格的系统，那么，HD规格的238.4K字节一帧的DV信号从由466个连续的512字节扇区24构成的238.592K字节区域的引导端起被连续地记录。没有写入AV数字数据流的最后扇区的边缘部分23被填充，也就是，用466个扇区作为一个单元来记录HD规格的AV数字数据流。这466个扇区由已经写入AV数字数据流的部分22和经填充的边缘部分23所组成。
参考流程图说明上述的信息记录方法的一系列操作过程。
当再现其上有根据上述记录格式记录的SD规格的DV系统的AV数字数据流的HDD时，使用如图10所示的操作顺序。
在步骤S11，读AV数字数据流的第0帧。在SD规格的DV系统情况下，用233个扇区作为一个单元来记录AV数字数据流的每一帧，以便于，如果AV数字数据流的记录起点是第S扇区，那么对应于AV数字数据流的233个扇区区域从这个第S扇区开始被读出。然后，处理过程转到步骤S12。
在步骤S12，读出AV数字数据流的第一帧。这里，从对应于紧接着AV数字数据流的第0帧的记录端点的第(S+233)扇区开始读出对应于AV数字数据流的233个扇区的区域。
通过相同的操作顺序，读出从第二帧到第(n-2)帧的DV信号。然后，处理过程转到对应于第(n-1)帧的步骤S13。
在步骤S13，读出AV数字数据流的第(n-1)帧的内容。这里，从对应于紧接着AV数字数据流的第(n-2)帧的记录端点的扇区的第(S+223*(n-1))扇区开始读出对应于一帧AV数字数据流的233个扇区区域。然后，处理过程转到步骤S14。
在步骤S14，读出第n帧AV数字数据流。这里，从对应于紧接AV数字数据流的第(n-1)帧的记录端点的扇区的第(S+233 *n)扇区开始读出对应于AV数字数据流的一帧的233个扇区区域。由于这样完成了从第0帧到第n帧AV数字数据流的读出，所以，终止用于重现AV数字数据流的操作顺序。
参考图11的流程图，解释根据上述的SD规格的DV系统用于将AV数字数据流记录在HDD上的操作顺序。
在第一步骤S21，写入AV数字数据流的第0帧。在此，从作为AV数字数据流的起始记录的开始端的第S扇区的引导端开始写入对应于SD规格的一帧AV数字数据流的233个扇区区域的内容。然后，处理过程到步骤S22。
在步骤S22，写入AV数字数据流的第一帧。即，从对应于紧接AV数字数据流的第0帧的记录端点的扇区的第(S+233)扇区开始将AV数字数据流的第一帧记录在对应于SD信号的一帧的233个扇区中。
以相同的方式记录从第二帧到第(n-2)帧的AV数字数据流信息。然后，处理过程转到步骤S23。
在步骤S23，写入AV数字数据流的第(n-1)帧。在此，将AV数字数据流的第(n-1)帧内容记录在第(n-1)帧的233个扇区中。然后，处理过程转到步骤S24。
在步骤S24，写入AV数字数据流的第n帧。在此，将AV数字数据流的第n帧记录在第n帧的233个扇区中。当将AV数字数据流的第n帧写入时，记录AV数字数据流的操作顺序就结束了。
在上述的解释中，所给出的SD规格是为了说明DV系统。要注意，通过将读/写单元改为117个扇区可以处理高压缩SD规格的AV数字数据流，而通过将HDD中的读/写单元改为466个扇区可以处理HD规格的AV的数字数据流。
上述的信息记录方法的操作顺序是结合上述的信息记录设备的各种部件的操作过程一起加以解释的。
在重现过程中，在如图10中所示程序的软件控制下，通过从HDD 6相应扇区读出AV数字数据流，交替地经ATA适配器5和主机总线4将该数据写入接口缓冲器2的2排RAM 2a中；以及通过交替地在帧脉冲的基础上读出该数据，可以实时地获得一个AV数字数据流。再现的动态图像被送到DV摄像机的高性能的编码器/解码器1a并将其显示在监视器7上。以相同方式保持通过编码器/解码器1a发送的音频数据，以便于从扬声器(SP)7a上获得经再现的音频数据。
如果通过主机方HOST上的软件设定逻辑块地址LBA，那么可以基于HDD 6的扇区实现任意的读出/写入操作，以便于，如果通过上述记录格式记录AV数字数据流，并且将该数据流从写入其上的特定扇区中读出或从接口缓冲器2的2排RAM 2a中读出时，可以省去不必要的填充数据。通过由软件可变地控制读出的扇区，以及通过经主机总线4将读出数据写入缓冲器2的2排RAM 2a中，可以由RISC CPU 3的软件控制来单独地实现可变速度的再现。
模式设置命令器8将对应于记录/再现/可变速度再现模式的控制代码的ID经RS-232C送到RISC CPU 3。在RISC CPU 3中，通过驱动软件在这些指令器ID数据的基础上启动相关的应用软件项以控制HDD 6的读/写。
要注意，使用在本发明中的数字接口IEEE 1394的异步方式可以从外部使方式命令信号进入RISC CPU 3。当然，RISC CPU 3可以是与常用的减少的指令组不同的具有一系列命令的CISC。
在本实施例的AV微机系统10中，如图1所示，使用了一个单一格式，并且其中的接口缓冲器2的2排RAM 2a、HDD 6的寄存器、RAM 17以及ROM 9作为整体在RISC CPU 3的主存储器中进行变换。这样允许通过RISCCPU 3的数据传输控制软件单独地将所提供的数据(AV数据流和IT数据)自由地从HDD 6上读出或写入。
在上述的实施例中，根据DV标准将记录数据固定于以帧为基础记录的数据长度上。另外，如图12所示，可以将根据MPEG标准作为图像或语音信号压缩的MPEG信号固定于由512KB/1024组所组成的图像组(GOPS)，并以该固定长度记录，受到压缩比的控制。
也就是，尽管上述的实施例是针对通过使用硬盘的多个逻辑扇区记录/重现信号来实现具有好的可存取性(accessibility)的可变速度的再现的系统，使用一个DV摄像机，尽管带有提供MPEG信号的器件，同样可以实现具有很好存取速度的可变速度的再现，当希望构造一个与上述AV微机系统10一样的系统时，如果使用一个接收和输出MPEG信号的器件来代替DV摄像机，可以控制输出MPEG信号的GOP和/或一个I帧数据的最大数量使它们固定，并且调整这个数使其等于硬盘逻辑扇区数量的整数倍。
参考图13，用于记录/再现MPEG信号的信息记录设备组成如下通过接收模拟系统的视频和音频信号的天线150馈送信号的调谐器151；将进入调谐器151的视频信号转换为数字信号的A/V转换电路；接收来自A/V转换电路152的数字系统的视频信号的NTSC解码器153；接收由NTSC解码器153转换为基带信号的视频信号的MPEG 2解码器154；和接收数字系统MPEG数据的多路复用器155。
同样，这个信息记录设备包括一个A/V转换电路156，接收传到调谐器151的音频信号，以及接收通过A/V转换电路156转换为数字系统信号的音频信号的MPEG 1编码器157。
将例如通过天线150接收的全国电视制式委员会(NTSC)系统的信号提供给调谐器151。这个调谐器151b接收和检测通过天线150接收的视频和音频信号。调谐器151将已经检测的视频信号输出到A/V转换电路152，同时将音频信号输出到A/V转换电路156。
A/V转换电路152对来自视频输入端或调谐器151的视频信号进行A/D转换以产生视频数据。A/V转换电路152将例如NTSC制式的视频数据输出到NTSC解码器153。
将来自A/V转换电路152的NTSC制式的视频数据提供给NTSC解码器153。这个NTSC解码器153扩展输入的视频数据以产生基带信号。NTSC解码器153经开关158的端点1将基带信号输出到MPEG 2编码器154。
MPEG 2编码器154压缩来自NTSC解码器153的基带信号。同时MPEG2编码器154将输入的基带信号转换为MPEG 2系统的数字数据。MPEG 2编码器154将输入的基带信号以预定的压缩比编码，以便数据容量对应于硬盘的逻辑扇区数的一个整数倍。也就是，MPEG 2编码器154实现压缩编码，以便输入的图像信号将是对应于硬盘逻辑扇区数的整数倍的一个数据容量。同样可以控制压缩比，以便被压缩为1帧的已编码数据的最大的数据容量将等于硬盘逻辑扇区数的一个整数倍。
也可通过开关158的端点2和开关162的端点2将来自MPEG 2解码器160的基带信号提供给MPEG 2编码器154。这个MPEG 2编码器154以一预定压缩比对来自MPEG 2解码器160的基带信号编码。
通过调谐器151将在天线150输入信号的音频信号输出到A/V转换电路156。该A/V转换电路156将输入的音频信号A/D转换为音频数据并将该音频数据输出到MPEG 1编码器157。
MPEG 1编码器157将来自MPEG 2编码器154的视频数据和来自MPEG1编码器157的音频数据多路复用。如果视频数据和音频数据分别为V和A，那么多路复用器155以MPEG信号的GOP时间作一个单元沿着时间轴压缩数据为VAVAVA……以产生一个数字数据流。该多路复用器155将经多路复用过的数字数据流输出到接口缓冲器2。
将来自接口缓冲器2的记录在HDD 6硬盘上的数字数据流提供给多路复用器155。该多路复用器155将从接口缓冲器2发送的数字数据流分为视频数据和音频数据。该多路复用器155经开关171的端点2将分出的视频数据输出到多路复用器169，同时经开关159的端点1输出该视频信号到MPEG2解码器160。多路复用器155经一延时电路170输出分离获得的音频数据到多路复用器169，同时输出该音频数据到MPEG 1解码器161。
当前的信息记录设备还包括用于接收MPEG系统数字数据的天线166、一组顶盒(a set top box,STB)167、一个数字I/F电路168、一个多路复用器169和一延时电路170。
将例如MPEG系统的数字数据提供给天线166。天线166将作为RF信号接收到的数字数据输出到STB 167。
STB经前端的天线166接收数字数据以检测已接收的数字数据。STB167对扰频的数字数据解扰并将已解扰的数字数据输出到数字I/F电路1 68。
同样将来自数字I/F电路的数字数据提供给STB 167。STB 167有一个内置的MPEG解码器。通过该MPEG，解码器STB 167将来自数字I/F电路168的数字数据解码，并且将压缩的视频和音频数据扩展为图像信号和语音信号。
数字I/F电路168包括一个物理层/链接层处理电路，并用例如转换来处理来自STB 167的数字数据，并将已处理的信号输出到多路复用器169。数字I/F电路168输出数字数据到STB 167。
多路复用器169将来自数字I/F电路168的数字数据分离为视频数据和音频数据。该多路复用器169将经开关171的端点1和开关159的端点2分离出来的结果视频数据输出到MPEG 2解码器160。多路复用器169还输出音频数据到延时电路170。
将来自多路复用器155的视频数据通过开关171以及将音频数据经延时电路170提供给多路复用器169。多路复用器169对输入的视频和音频数据进行多路复用，以便将经多路复用的数据输出到数字I/F电路168。
延时电路170调整来自多路复用器169的音频数据使之延时，这个延时电路170延时处理音频数据，以便调整输入的音频数据相对于输入的视频数据的时间差并将已延时处理过的数据输出到多路复用器155。
由多路复用器155分离的视频数据和音频数据中只有音频数据被送到延时电路170。该延时电路170调整音频数据，使它相对于视频数据延时并将该音频数据输出到多路复用器169。
信息记录设备包括通过开关159的端点2被提供视频数据的MPEG 2解码器160、接收由多路复用器155分离而获得的音频数据的MPEG 1解码器155、通过开关161的端点1接收由MPEG 2解码器160解码的视频数据的NTSC编码器163、接收由NTSC编码器163编码的数据的D/A转换电路164、和接收由MPEG 1解码器161解码的音频数据的D/A转换电路165。
通过开关159的端点1将视频数据提供给MPEG 2解码器160，该视频数据是通过由RISC CPU 3的数据传输软件读出记录在HDD 6上的数字数据流，并由多路复用器155经ATA适配器5、主机总线4和接口缓冲器2将已读出的数字数据流分离而获得的。MPEG 2解码器160扩展已压缩的输入视频数据。通过开关169的端点2将来自多路复用器169的视频数据提供给MPEG 2解码器160。MPEG 2解码器160输出已扩展的输入视频数据到开关162。
当来自多路复用器169的视频数据进入MPEG 2解码器160或当来自多路复用器155的视频数据进入MPEG 2解码器160时，控制开关159使它分别与端点2或1相连。
当来自MPEG 2解码器160的视频数据输出到开关158或当来自MPEG2解码器160的视频数据输出到NTSC编码器163时，控制开关162使它分别与端点2或1相连。
通过开关162的端点1将由MPEG 2解码器160解码的视频数据提供给NTSC编码器163。NTSC编码器163根据NTSC系统压缩输入的视频数据，以便将压缩的视频数据输出到D/A转换电路164。
D/A转换电路164将来自NTSC编码器163的视频数据转换为视频信号。该D/A转换电路164输出该视频信号到一个视频输出端。
将来自多路复用器155的，由分离获得的音频数据提供给MPEG 1解码器161。该MPEG 1解码器161将已扩展的音频数据输出到D/A转换电路165。
D/A转换电路165通过D/A转换将来自MPEG 1解码器161的音频数据转换以构成输出它的音频输出端的音频信号。
当将从天线166接收到的MPEG系统数字数据记录到HDD 6的硬盘上时，信息记录设备首先通过STB 167和数字I/F电路168将数字数据输出到多路复用器169。
多路复用器169将输入的数字数据分离为视频数据和音频数据。多路复用器169输出音频数据到延时电路170。
多路复用器169经开关171和159将视频数据输出到MPEG 2解码器160。同时，控制开关171、159使它们分别与端点1和2相连。
然后，MPEG 2解码器160扩展压缩视频数据并经开关162、158输出已扩展的视频数据到MPEG 2编码器154。同时，控制开关162,158，使它们分别与端点2和2相连。
然后，MPEG 2编码器154压缩输入的视频数据。同时，MPEG 2编码器154以HDD 6中硬盘逻辑扇区数的整数倍的压缩比压缩GOP和/或I图像。因此，由天线166进入并以一个预定压缩比编码的MPEG 2视频数据流具有它的经MPEG 2 ENC 154转换的压缩比。
由延时电路170延时的音频数据在一个控制定时被输出到多路复用器155，同时来自MPEG 2编码器154的视频数据被输出到多路复用器155。
多路复用器155将输入的音频和视频数据多路复用，从而产生一个随后经接口缓冲器2、主机总线4和ATA适配器记录在HDD 6的硬盘上的数字数据流。因此使用现在的信息记录设备，MPEG数据可以被记录在作为一个单元的硬盘的逻辑扇区上。
如果在这个信息记录设备中，从天线150接收到的NTSC系统的模拟信号被记录在HDD 6的硬盘上，那么首先将NTSC系统的模拟信号输出到调谐器151。
然后调谐器151检测来自天线150的模拟信号，以便输出视频信号到A/V转换电路152，同时将音频数据输出到A/V转换电路156。这时，将来自其视频输入端的视频信号提供给A/V转换电路152，同时，将来自音频输入端的音频信号输入到A/V转换电路156。
A/V转换电路152通过A/D转换将输入的视频信号A/D转换为输出到NTSC解码器153的视频数据。
NTSC解码器153扩展来自A/V转换电路152的视频数据，以便将该视频数据转换为输出到MPEG 2编码器154的基带信号。同时，控制开关158使之与端点1相连。
经开关158将基带信号提供给MPEG 2编码器154。MPEG 2编码器154以一个预定的压缩比将输入的基带信号编码为MPEG数据，以构成MPEG 2系统视频数据。为了压缩GOP和/或I帧数据，MPEG 2编码器154以HDD 6中硬盘的逻辑扇区数一个整数倍对该输入的基带信号编码。MPEG 2编码器输出该视频数据到多路复用器155。
被提供来自调谐器151的音频信号的A/V转换电路156将音频信号A/D转换以构成输出到MPEG 1编码器157的音频数据。
MPEG 1编码器157按照MPEG 1系统将来自A/V转换电路156的音频数据编码并将已编码的数据输出到多路复用器155。
多路复用器155将从MPEG 2编码器154输入的视频数据和从MPEG 1编码器157输入的音频数据多路复用从而产生一个数字数据流。
多路复用器155经接口缓冲器2、主机总线4和ATA适配器5将所产生的数字数据流记录在HDD 6的硬盘上。因此，在这个信息记录设备中，MPEG系统的数字数据流被以硬盘的逻辑扇区数为单位记录。
在这个信息记录设备中，如果再现记录在HDD 6的硬盘上数字数据流，那么通过由RISC CPU 3启动的数据传输软件以硬盘的逻辑扇区为单位读出HDD 6中存储的数字数据流。同时RISC CPU 3通过例如各种可变速度方式在软件控制下可以读出存储在HDD 6中的数字数据流。
然后，在这个信息记录设备中，从HDD 6上读出的该数字数据流经ATA适配器5，主机总线4和接口缓冲器2进入多路复用器155。多路复用器155分离输入的数字数据流从而产生视频和音频数据。
在这个信息记录设备中，如果记录在硬盘上的数字数据流将作为数字数据再现，视频数据被从多路复用器155经开关171输出到多路复用器169，同时由延时电路170调整音频数据使之延时并将其输出到多路复用器169。
多路复用器169将视频数据与输入的音频数据多路复用从而将已多路复用的数据输出到数字I/F电路168。该音频数据和视频数据被提供到STB 167并由STB 167中的MPEG解码器转换为语音和视频信号，以便由RISC CPU 3在软件控制下将其可变速度再现、无缝再现或非线性编辑再现。
另一方面，在信息记录设备中，如果记录在硬盘上的数字数据流被作为模拟信号再现，那么将视频数据经开关159的端点1从多路复用器155输出到MPEG 2解码器160。
MPEG 2解码器160然后将来自多路复用器155的该视频数据解码从而将已解码的视频数据经开关162的端点1输出到NTSC编码器163。
然后NTSC编码器163将来自MPEG 2解码器160的数字数据转换为NTSC系统的视频数据。NTSC编码器163将NTSC系统的视频数据输出到D/A转换电路164。
D/A转换电路164然后将来自NTSC编码器163的视频数据进行D/A转换从而将作为NTSC系统的视频信号的转换数据输出到视频输出端。
多路复用器155同样将音频数据输出到MPEG 1解码器电路161。该MPEG 1解码器161将来自多路复用器155的音频数据解码并输出已解码的数据到D/A转换电路165。
D/A转换电路165将来自MPEG 1解码器161的音频数据进行D/A转换并在音频输出端输出已转换的音频信号。
因此，当记录由MPEG系统压缩的数字数据时，信息记录设备由MPEG2解码器160解码数据，并且MPEG 2编码器154以HDD 6中硬盘逻辑扇区数的整数倍的预定压缩比编码和记录数据。如果所提供的是NTSC系统信号，那么MPEG 2编码器154同样可以由编码器154将该数据编码。所以，通过使用例如数据传输软件，从而能够方便地存取硬盘来简单地确定硬盘的地址信息，可以再现所记录的数字数据。因此，通过这种信息记录设备，以可变读出速度的再现可以更为方便地采用各种再现系统。
在上述的信息记录设备中，由MPEG 2编码器154以一个等于硬盘逻辑扇区数整数倍的系数压缩数据。然而，对于MPEG 2编码器154来说可能使用许多固定速度来实现压缩。具体地，如果使用被压缩和记录在硬盘上的数字数据流用于编辑、标准放音(SP)和用于长时间播放(LP)，那么MPEG 2编码器154可以使用8Mbps、4Mbps和2Mbps压缩系数。为了通过信息记录设备再现记录在硬盘上的数字数据流，在RISC CPU 3中的数据传输软件的控制下可以控制被读出的数据量，以便于以与上述相同的方式实现再现。
参考流程图来说上述各种再现方法。
对于一个常规的再现，使用如图14所示的操作步骤。
在第一步骤S511，读出AV数字数据流的第0帧。在SD规格的DV系统中，将一帧AV数字数据流记录在以233个扇区为单位的扇区上。因此，如果这个AV数字数据流的记录起点是第S帧扇区，那么从这个第S区开始读出对应于一帧AV数字数据流的233个扇区的区域。
在步骤S512中，读出AV数字数据流的第一帧。在这步骤中，读出对应于从紧随AV数字数据流的第0帧的记录终点的(S+233)扇区开始的一帧AV数字数据流232个扇区的区域。
通过同样的操作步骤，读出从第二帧到第(n-2)帧的DV信号。然后，处理转到第(n-1)帧的步骤S513。
在步骤S513，读出AV数字数据流的第(n-1)帧。在这步骤，在处理转到步骤S514之前，读出对应于从紧随AV数字数据的第(n-2)帧的记录终点的第(S+233*(n-1))扇区开始的一帧AV数字数据流的233个扇区的区域。
在步骤S514，读出AV数字数据流的第n帧。在这步骤中，读出对应于从紧随AV数字数据的第(n-1)帧的记录终点的第(S+233*n)扇区开始的一帧AV数字数据流的233个扇区的区域。因为这样就完成了从第0帧到第n帧的AV数字数据流的读出，所以终止再现AV数字数据流的操作步骤。
因此，通过连续地读出从代表记录数据单元中止点的HDD的当前扇区开始的一个扇区的233个扇区并且通过连续地将读出的数据显示在屏幕来获得通常的再现功能。
其次，解释跳跃的操作步骤。这个跳跃是通过图15所示的一操作过程完成的。
在第一步骤S615，按SD规格的一帧将与作为DA数据起点的第S扇区前面AV数字数据流对应的第(S+233)扇区的数据读入一个易失性存储器STAM中。然后处理过程转到步骤S616。
在处理过程转到步骤S617之前，在步骤S616，将在步骤S615写入SRAM的AV数字数据流的标记重新写入。
在步骤S617，将在步骤S61 5读入SRAM中并且其标记在步骤S616重新写入的AV数字数据流显示在屏幕上。然后，处理过程转到步骤S618。随后将解释重新写入的AV数字数据流的标记。
在步骤S618，根据下一个命令是否已经发出来产生分支。如果下个命令已经发出(是)，那么终止这步的操作程序以便进入下一个控制。如果没有发出下一个命令(否)，处理复原到前一个步骤S617。
因此，通过读出位于作为记录数据单元的中断点的HDD当前扇区前面的一帧或233个扇区的数据，每当推入跳跃键时，将读出的数据存储在SRAM中并且通过在屏幕上连续地显示存储在SRAM中的帧数据，来获得跳跃功能。
接下来，解释如图16所示的完成一个静止操作的操作步骤。
在第一步骤S721，将对应于SD规格的AV数字数据流的一帧的233个扇区的数据，从作为DV数据起始点的第S扇区开始被读入SRAM中。然后，处理过程进行到步骤S722。
在处理进入到步骤S723之前，在步骤S722，将在步骤S721读入SRAM的AV数字数据流的标识重新写入。
在步骤S723，将在步骤S721读入SRAM并且其标识已在步骤S722被重新写入的AV数字数据流显示在屏幕上。然后，处理过程进行到步骤S724。
在步骤S724，根据下一个命令是否已经发生转移流程。也就是，如果下一个命令已经发出(是)，终止这步的操作步骤，以便控制进入下一个过程。如果没有发出下一个命令(否)，处理过程复原到前一步S723。
在这种方式中，通过读出从HDD表示记录数据单元接合点的当前扇区开始的233个扇区，并将读出的扇区存入SRAM中并且通过连续地在屏幕上显示存储在SRAM中的帧数据，来实现静止的功能。
解释慢放操作的操作步骤。假设重放速度被降低到速度的1/5。图17示出了用于这种慢放操作的操作步骤。
在处理过程进行到步骤S832之前，在第一步骤S831，将对应于SD规格的一帧AV数字数据流并且对应于DV数据的起点的233个扇区的数据读入SRAM中。
在处理过程进行到步骤S833之前，在步骤S832，重新写入在步骤S831读入SRAM中的AV数字数据流的标识。
在处理进入步骤S834之前，在步骤S833，将在步骤S831读入SRAM并且其标识在步骤S832重写过的数据显示5次。
在步骤S834，根据慢放是进入前进方向(+1/5)还是进入相反方向(-1/5)转换流程。如果慢放是前进方向，处理过程进入步骤S835，否则，处理过程进入步骤S844。
在步骤S835，将对应于SD规格的一帧的并从紧随属于AV数字数据流的第0帧的终点扇区的第(S+233)扇区开始的233个扇区数据读入SRAM。然后，处理过程转到步骤S836。
在进入步骤S837之前，在步骤S836，重写在步骤S835读入SRAM的AV数字数据流的标识。在步骤S837，将在步骤S835读入SRAM并且其标识在步骤S836被重写的数据在屏幕上显示5次。
在步骤进入S838之前，以相同的方式连续地执行从第2帧到第(n-2)帧的操作步骤。
在步骤S838，将对应于SD规格的一帧的且从紧随属于第(n-2)步的AV数字数据流的终点扇区的第(S+233*(n-1))扇区开始的233个扇区数据读入SRAM。然后，处理过程转到步骤S839。
在处理过程进入步骤S840之前，在步骤S839，重写在步骤S838读入SRAM的AV数字数据流的标识。
在处理进入步骤S841之前，在步骤S840，将在步骤S838读入SRAM并且其标识在步骤S839被重写过的数据屏幕上显示5次。
在步骤S841，将对应于SD规格的一帧且从紧随属于第(n-1)步的AV数字数据流的终点扇区的第(S+233*n)扇区开始的233个扇区数据读入SRAM。然后，处理过程进入步骤S842。
在处理进入步骤S843之前，在步骤S842，重写在步骤S841读入SRAM的AV数字数据流的标识。
在步骤S843，将在步骤S840读入SRAM并且其标识在步骤S842被重写过的该数据在屏幕上显示5次。由于到第n帧的AV数字数据流的显示现在已经结束，所以终止操作步骤。
在步骤S844，将对应于SD规格的一帧且从作为前一帧的起始扇区的第(S-233)扇区到AV数字数据流的第0帧的233个扇区数据读入SRAM。然后，处理过程转到步骤S845。
在处理过程转到步骤S846之前，在步骤S845，将在步骤S844写入SRAM的AV数字数据流的标识重写。在步骤S846，将在步骤S844被读入SRAM并且其标识在步骤S845已被重写的该数据在屏幕上显示5次。
以相同的方式，在处理过程进入用于处理第(n-1)帧的步骤S847之前，完成从第二帧到第(n-2)帧的操作步骤。
在步骤S847，对应于SD规格的一帧的233个扇区的AV数字数据流从作为先于AV数字数据流的第(n-2)帧的一帧的开始扇区的第(S-233 *(n-1))扇区起被读入SRAM。然后，处理进入步骤S848。
在处理过程进入步骤S849之前，在步骤S848，重写在步骤S847读入SRAM的AV数字数据流的标识。
在处理过程进入步骤S850之前，在步骤S849，将在步骤S847被读入SRAM并且其标识在步骤S848已被重写的该数据在屏幕上显示5次。
在步骤S850，对应于SD规格的一帧的233个扇区的AV数字数据流从作为在AV数字数据流的第(n-1)帧前面的一帧的起始扇区的第(S-233 * n)扇区起被读入SRAM。然后，处理进入步骤S851。
在处理进入步骤S852之前，在步骤S851，重写在步骤S850读入SRAM的AV数字数据流的标识。
在步骤S852，将在步骤S850读入SRAM并且其标识在步骤S851已被重写的该数据在屏幕上显示5次。由于完成到第n帧的AV数字数据流的显示，终止该操作步骤。
以这种方式，慢放功能读出从帧中止的当前扇区开始的233个扇区，并将读出的扇区存入SRAM中，以便重写存储在SRAM中数据的标识，从而将该帧数据在屏幕上显示5次。通过选定一个在屏幕上显示的任意次数来实现慢放速度。
接下来，解释提示检查操作的步骤。通过图18所示的操作步骤来实现该提示检查操作。
在这个提示检查操作步骤中，类似于慢放操作，要执行一系列操作，即，读出AV数字数据流，将AV数字数据流读入SRAM并且将读入SRAM的AV数字数据流显示在屏幕上。为了简单起见，用一个单独的框图来表示这些操作。
在第一步骤S961，一帧SD规格的AV数字数据流从作为AV数字数据流的起点的第S扇区开始被读入SRAM并且将被读入SRAM中的AV数字数据流显示在屏幕上。然后，处理进入步骤S962。
在步骤S962，根据操作是提示还是检查将流程分支。在前一种情况(是)中，处理转到步骤S963，而在后一种情况(否)，处理转到步骤S966。
在步骤S963，进行第一帧的显示，这里，从对应于在第0帧前面6帧的一帧的第(S+233 * 6)扇区开始读出AV数字数据流的233个扇区，并将所读入的AV数字数据流显示在屏幕上。
以相同的方式，在处理进入步骤S964之前，连续地显示第2帧到第(n-2)帧。
在步骤S964，进行第(n-1)帧的显示，这里，从对应于在第(n-2)帧前面6帧的一帧的第(S+233 *(n-1))扇区开始读出AV数字数据流的233个扇区，并且在处理进入步骤S965之前将如此读出的AV数字数据流显示在屏幕上。
在步骤S965，进行第n帧的显示。这里，从对应于第(n-1)帧前面6帧的一帧的第(S+233*n*6))开始读出233个扇区的AV数字数据流的233个扇区，并且将如此读出的AV数字数据流显示在屏幕上。
当直到第n帧的图像显示已经结束时，终止操作过程。
在步骤S966，进行第一帧的显示。这里，从对应于第0帧前面6帧的一帧的第(S-233*n*6)扇区开始读出233个扇区的AV数字数据流，并将如此读出的AV数字数据流显示在屏幕上。
以相同的方式，在处理进入步骤S967之前，连续地显示第2帧到(n-2)帧。
在步骤S967，进行第(n-1)帧的显示。这里，从对应于第(n-2)帧前面6帧的一帧的第(S-233 *(n-1)* 6)扇区开始读出233个扇区的AV数字数据流，并在处理进入S968之前将因此读出的AV数字数据显示在屏幕上。
在步骤S968，进行第n帧的显示。这里从对应于第(n-1)帧前面6帧的一帧的第(S-233 * n*6)扇区开始读出233个扇区的AV数字数据流，并将因此读出的AV数字数据流显示在屏幕上。
当显示到第n帧时，终止操作过程。具体地，提示/检查功能跳跃对应于从代表一帧中断的任一个扇区开始的233个扇区6倍的扇区数量，从而将读出的AV数字数据流显示在屏幕上。这种提示/检查重放速度是通过调整被跳跃过扇区的任意整数来实现的。
在上述的解释中，已经示出了作为DV系统说明的SD规格。要注意的是，高速SD规格的AV数字数据流和HD规格的AV数字数据流可以分别通过将读/写单元变为117和466来处理。
以相同方式执行慢搜索和快速搜索。慢搜索功能读出从代表一个帧中断的当前扇区开始的233个扇区并将读出的扇区存入SRAM中。然后，慢搜索将存储在SRAM中的帧数据在屏幕上显示任意次数，以便于连续地在屏幕上逐帧显示该数据任意次数。通过与RS-233C相连的命令器的控制屏来连续地改变重复显示在屏幕上的任意次数的值，从而可以连续地改变重放速度。
快速搜索功能跳跃等于从对应于一帧中断的任一扇区开始的233个扇区的一个任意整数倍的扇区数并读出帧数据以便将该数据显示在屏幕上。通过与RS-232C相连的指令器的控制屏来连续地改变所跳跃扇区的数量，从而可连续地改变重放速度。
现在解释用于控制上述功能的模式设置命令器8的控制屏。该模式设置命令器8通过RS-232C与RISC CPU板20相连并使之适应于由控制条(controlbar)所控制，以便可以在其控制屏上灵敏地控制可速重放速度中的连续变化。
该控制屏由若干按钮和排成一个竖直细长大致为长方形窗口的窗口，如图19所示。就是说，从图19的上边向下边看去，排列有一排“重放(PlayBack)”71、一排“步进(Step)”72、“慢放(Slow)”73和“记录(Rec)”74、一排“快速搜索(Fast Search)”78、一排“快速存取(Fast Access)”75和一排“编辑检测(Edit Test)”76和“仿真窗口(Emulation Window)”77。
“重放”71有诸如“←”、“播放(Play)”、“→”、“前一个(Pre)”、“顶端(Top)”、“停止(Stop)”或“下一个(Next)”按钮可以选择各种播放功能。通过在按钮上的鼠标来确定屏幕模拟光标的位置并点击鼠标可以选择这些按钮。
“步进”72有个左向按钮“<”和一个右向按钮“>”可以分别进行倒退和前进的步进选择。
“慢放”73具有按钮“-1/5”、“1/5”和“1/10”可以实现倒退方向的1/5的“慢”选择和在前进方向的1/5和1/10的慢选择。“记录”74的选择能实现确定项的记录。
这排“快速搜索”78有一个用于在水平方向移动速度相关按钮的控制器。通过移动这个与确定速度相关的按钮，可以从-50到50连续地改变重放速度，即，在倒退方向从50字节组的重放速度到前进方向的50字节组的重放速度。
这排“快速存取”75有用于开/关切换的所谓触发按钮“Go to”和“Preview Scan”、一个可以滚动选择诸如“AAA”、“BBB”、“Camera”或“CCC”内容的窗口和用于执行由触发按钮针对内容来选择的功能。
这排“编辑检测”76具有检测编辑功能的一个按钮以及这排“仿真窗口”77具有用于显示送到RISC CPU的一个指令的实际内容的窗口。
尽管已经参考DV系统的SD规格做出如上说明，但是要注意本发明可简单地应用于高压缩DS和HD规格。
这里为了参考原因解释SD规格的数据结构。如图20所示，对应于SD规格的一帧数据流的数据量是119200字节。每帧是由从第0个到第9个轨迹共10个轨迹组成，每个轨迹是11920字节。每个轨迹是由数据“标题”、“子码”、“VAUX”和“音频/图像”所组成。
转到上述数据结构的标记，停止语音输出的静音功能的开/关控制标记与构成一帧数据流的10个轨迹中包含的AAUX的数据结构的“速度”相关。如果这个“速度”有一个常值“0100000”，那么输出语音，反之，如果不是这样，设置停止语音输出的静音状态。如果该再现装置处于一种状态而不是通常的重放状态，那么这种静音状态是普遍的。
用于在场静止和帧静止之间切换控制的标记与每个轨迹所提供的VAUX的数据结构中的“FF”和“FC”相关。这里，“FF”和“FC”分别表示帧、场标记和第一、二标记。
如果“FF”是1，输出构成一帧的2个场，反之，如果它是0，那么连续2次输出2个场之一。如果“FF”是1或0，连续地输出第一场“FS”或第二场。
如果播放状态是一个静止播放，其中一帧的第一和第二场被连续输出的所谓帧静止被切换到其中第一和第二场之一个输出的所谓场静止。即使诸如发生在高尔夫球棍摆动时产生的不连续的运动被显示在屏幕上，这样也能防止图像的不清晰。
另一方面，通过确定对应于所希望重复的AV数据的一个扇区，可以很容易地实现利用HDD的高速存取特性的无缝隙重复功能。
尽管是在通过以等于硬盘上扇区数的整数倍的速率记录/再现DV信号来实现具有较好维护性的可变速度再现的基础做上述说明，可以通过固定GOP的数据数量和MPEG信号的一帧数据，并且通过使所固定的数据量适合于扇区数的整数倍，在MPEG中实现具有较好维护性的相同的可变速度再现。
权利要求
1．一种信息记录设备，包括输入装置，用于输入具有其固定长度等于一帧长度整数倍的数据；控制装置，用于将输入的数据分配给预定数量的连续扇区；和记录装置，用于将所述固定长度的数据记录在预定数量的连续扇区上。
2．根据权利要求1所述的信息记录设备，其中所述的数据至少包括图像数据和/或音频数据。
3．根据权利要求2所述的信息记录设备，其中所述的图像数据是以DV标为准基础编码的数据。
4．根据权利要求2所述的信息记录设备，其中所述的图像数据是以MPEG为标准编码的数据。
5．根据权利要求1所述的信息记录设备，进一步包括切换装置，用于根据由所述输入装置输入的数据模式来切换所分配的扇区数。
6．根据权利要求4所述的信息记录设备，其中所述输入装置输入具有以GOP为基础的固定长度的数据。
7．一种信息记录方法，包括输入其固定长度等于一帧长度的整数倍的数据；将输入数据分配给预定数量的连续扇区；和将所述固定长度数据记录在预定数量的连续扇区上。
8．根据权利要求7的信息记录方法，其中所述数据至少包括图像数据和/或音频数据。
9．根据权利要求8的信息记录方法，其中所述的图像数据是以DV标准为基础编码的数据。
10．根据权利要求8的信息记录方法，其中所述的图像数据是以MPEG标准为基础编码的数据。
11．根据权利要求7的信息记录方法，进一步包括根据由所述输入装置输入的数据模式来切换所分配的扇区数。
12．根据权利要求10的信息记录方法，其中所述的输入装置具有以GOP为基础固定长度的数据。
13．一种信息再现设备，包括再现装置，用于再现其上已经记录了通过被分配预定数量连续扇区使其具有等于一帧长度整数倍的固定长度的数据的记录介质。
14．根据权利要求13所述的信息再现设备，进一步包括静止/步进装置，用于读出从第一扇区开始的固定长度的一帧数据，并将如此读出的一帧数据存储在一个缓冲器中，并显示存储在该缓冲器中的该帧数据。
15．根据权利要求13所述的信息再现设备，进一步包括可变速度再现装置，用于读出从第一扇区开始的固定长度的一帧数据，并将如此读出的一帧数据存入一个帧缓冲器，并且为了通过再现来改变再现速度而重复显示存储在该缓冲器中的该帧数据。
16．根据权利要求13所述的信息再现设备，进一步包括可变速度的提示/检查装置，用于通过跳跃从第一扇区开始的单个/多个扇区读出所述固定长度数据多倍的整数帧，并用于将如此读出的扇区显示在屏幕上。
17．根据权利要求13所述的信息再现设备，进一步包括慢搜索装置，用于从第一扇区开始读出所述固定长度数据的一帧，将如此读出的一帧数据存入一个缓冲器，并且连续改变存储在该缓冲器中的该帧数据重复显示的次数。
18．根据权利要求13所述的信息再现设备，进一步包括快速搜索装置，用于当通过从第一扇区开始跳跃单个/多个扇区读出所述固定长度数据多倍的整数帧时，连续地改变被跳跃过的扇区数，以便将如此读出的扇区显示在屏幕上。
19．根据权利要求15所述的信息再现设备，其中，所述可变速度的再现装置有用于通过位于显示屏上的控制条来设置可变再现速度的第一设置装置。
20．根据权利要求15所述的信息再现设备，其中，所述可变速提示/检查装置包括用于通过显示屏上的控制条来设置提示/检查速度的第二设置装置。
21．根据权利要求13所述的信息再现设备，进一步包括用于停止语音输出的静音功能的开/关控制标记和用于在场静止和帧静止之间控制切换的另一个标记。
22．一种信息再现方法包括再现其上已经记录了通过被分配预定数量连续扇区使其具有等于一帧长度整数倍的固定长度数据的记录介质；和顺序地输出所述再现的数据。
23．一种记录介质，其上具有固定长度等于一帧长度整数倍的数据，通过将该数据分配给预定数量连续扇区而将其记录在该记录介质上。
全文摘要
一种可以实现由软件控制的可变速度再现的信息记录设备。该信息记录设备有一个用于记录带有作为存取单元的逻辑扇区的音频/视频数字数据流的HDD,和AV微机系统10。这个AV微机系统10以对应于一帧长度整数倍的音频/图像数字数据流的固定长度作为记录数据单元。该AV微机系统10将该记录数据单元分配给可以将该记录数据单元作为整体记录的逻辑扇区的最小数量,同时,在该数字数据流的逻辑扇区的剩余部分填充仿真数据。
文档编号H04N5/781GK1222737SQ9812677
公开日1999年7月14日 申请日期1998年9月10日 优先权日1997年9月10日
发明者叶多启二, 冈田俊二, 末永信一, 藤井信子 申请人:索尼公司