3控制器，图1中，该基于FPGA的视频图像补偿方法包括如下步骤:
[0038]步骤SOl将图像按帧存储在DDR3存储器中:本发明基于DDR3存储技术，使用FPGA内部的DDR3控制器完成数据的存取。根据图像的行、列、像素这三个关键概念之间的关系，动态地调整图像，实时补偿图像偏移。本步骤中，将图像按帧存储在DDR3存储器中，也就是先把图像一帧一帧地循环存储在DDR3存储器中。
[0039]步骤S02判断图像在水平方向上是否发生偏移:本步骤中，判断图像在水平方向上是否发生偏移，也就是当图像不在视频显示设备的正中间时，判断图像在水平方向上是否发生了偏移，如果判断的结果为是，则执行步骤S03 ;否则，执行步骤S04。
[0040]步骤S03上位机下发指令调整行数据的读取时间或调整行同步信号的产生时间:如果上述步骤S02的判断结果为是，则执行本步骤。本步骤中，上位机下发指令调整行数据的读取时间或调整行同步信号的产生时间，具体如何调整，后续会进行详细描述。执行完本步骤，执行步骤S04。
[0041]步骤S04判断图像在垂直方向上是否发生偏移:本步骤中，判断图像在垂直方向上是否发生偏移，如果判断的结果为是，则执行步骤S06 ;否则，执行步骤S05。
[0042]步骤S05保持图像在视频显示设备中的当前位置:如果上述步骤S04的判断结果为否，则执行本步骤。本步骤中，保持图像在视频显示设备中的当前位置。
[0043]步骤S06上位机下发指令调整首行数据的读取时间或调整场同步信号的产生时间:如果上述步骤S04的判断结果为是，则执行本步骤。本步骤中，上位机下发指令调整首行数据的读取时间或调整场同步信号的产生时间，关于具体如何调整的，后续会进行详细描述。由于不必使用专用芯片，所以其能提升用户的视频体验、调节范围没有限制、不必使用专用芯片、减少开发实现过程的复杂性、提高系统的稳定性、降低成本。
[0044]对于本实施例而言，上述步骤S02-步骤S03还可进一步细化，其细化后的流程图如图2所示。图2中，上述步骤S02-步骤S03进一步包括:
[0045]步骤S21判断图像是否左偏:本步骤中，判断图像是否左偏，如果判断的结果为是，则执行步骤S22 ;否则，执行步骤S23。
[0046]步骤S22上位机下发指令延后一拍或多拍读取行数据，或者上位机下发指令提前一拍产生行同步信号:如果上述步骤S21的判断结果为是，则执行本步骤。本步骤中，上位机下发指令延后一拍或多拍读取行数据，或者上位机下发指令提前一拍产生行同步信号，具体的，如果图像左偏，说明行数据是被提前输出的，使用者可从上位机下发指令延后一个像素读取行数据，如果图像仍然左偏，则继续延后一个像素读取行数据，或者上位机下发指令把行同步信号提前一拍产生，直到图像居中。这里的一拍就是一个像素。执行完本步骤，执行步骤S23。
[0047]步骤S23判断图像是否右偏:本步骤中，判断图像是否右偏，如果判断的结果为是，则执行步骤S24 ;否则，执行步骤S04。
[0048]步骤S24上位机下发指令提前一拍或多拍读取行数据，或者上位机下发指令延后一拍产生行同步信号:如果上述步骤S23的判断结果为是，则执行本步骤中。本步骤中，上位机下发指令提前一拍或多拍读取行数据(每行的像素数据)，或者上位机下发指令延后一拍产生行同步信号，具体的，如果图像右偏，说明行数据是被延后输出的，使用者可从上位机下发指令提前一个像素读取行数据，如果图像仍然右偏，则继续提前一个像素读取行数据，或者上位机下发指令把行同步信号延后一拍产生，直到图像居中。其省去了专门的芯片，降低了成本。
[0049]各个分辨率的具体时序参数，是本发明设计的依据，以1920χ1080ρ@59.94/60Ηζ分辨率为例，其每行的时序图如图3所示，图3中，每行总计2200个像素时钟周期，其中280个是消隐区，1920个是传输的有效视频数据，即净荷。判定有效数据的条件是数据使能信号data enable为高电平，FPGA内部会判断为逻辑I ;行同步信号hsync的宽度是44个时钟周期，其上升沿距离数据使能信号data enable的下降沿88个时钟周期，其下升沿距离数据使能信号data enable的上升沿148个时钟周期。FPGA内部在构造输出数据的时候，可以调整这些参数的大小，以改善图像左偏或右偏的问题。
[0050]对于本实施例而言，上述步骤S04-步骤S06还可进一步细化，其细化后的流程图如图4所示。图4中，上述步骤S04-步骤S06进一步包括:
[0051]步骤S41判断图像是否上偏:本步骤中，判断图像是否上偏，如果判断的结果为是，则执行步骤S42 ;否则，执行步骤S43。
[0052]步骤S42上位机下发指令延后一行或多行读取首行数据，或者上位机下发指令提前一行产生场同步信号:如果上述步骤S41的判断结果为是，则执行本步骤。本步骤中，上位机下发指令延后一行或多行读取首行数据，或者上位机下发指令提前一行产生场同步信号，具体的，如果图像上偏，说明数据是以行为单位被提前输出的，使用者可从上位机下发指令延后一行读取首行数据，如果图像仍然上偏，则继续延后一行读取首行数据，或者上位机下发指令把场同步信号提前一行产生，直到图像居中。执行完本步骤，执行步骤S43。
[0053]步骤S43判断图像是否下偏:本步骤中，判断图像是否下偏，如果判断的结果为是，则执行步骤S45 ;否则，执行步骤S44。
[0054]步骤S44保持图像在视频显示设备中的当前位置:如果上述步骤S43的判断结果为否，则执行本步骤。本步骤中，保持图像在视频显示设备中的当前位置。
[0055]步骤S45上位机下发指令提前一行或多行读取行数据，或者上位机下发指令延后一行产生场同步信号:如果上述步骤S43的判断结果为是，则执行本步骤。本步骤中，如果图像下偏，说明数据是以行为单位被延后输出的，使用者可从上位机下发指令提前一行读取首行数据，如果图像仍然下偏，则继续提前一行读取首行数据，或者上位机下发指令把场同步信号延后一行产生，直到图像居中。本发明解决了 VGA传输的图像经常出现的偏屏问题，明显提升了用户的视频体验和满意度。
[0056]以1920χ1080ρ@59.94/60Ηζ分辨率为例，其每帧的时序图如图5所示。图5中，每帧包含45个消隐行，1080个有效视频数据行。场同步信号vsync在第I行到第5行期间持续置高电平，FPGA可以对其位置进行移动。从第42行开始到第1121行，总计1080行，是有效行，有效行中数据使能信号data enable为高电平的部分即是这一行的净荷。从第I行开始到第41行，以及第1122行到第1125行，总计45行，是消隐行即无效行，消隐期间，FPGA不进行数据采样。FPGA内部在构造输出数据的时候，可以调整这些参数的大小，以改善图像上/下偏移的问题。
[0057]图6为本实施例中图像左偏和上偏时进行补偿的示意图，图4中演示了当图像左偏和上偏时，通过本发明的方法对每行数据延后N(这里，N为正整数)个像素读取，根据显示效果进行N的微调，解决图像左偏的问题；对每帧数据延后N行读取，根据显示效果进行N的微调，解决图像上偏的问题。与VGA芯片相关的偏移量，可通过调整场同步信号和行同步信号的位置而解决。
[0058]本实施例还涉及一种实现上述基于FPGA的视频图像补偿方法的装置，其结构示意图如图7所示