一种基于fpga的hd-sdi视频处理板的制作方法
【技术领域】
[0001]本发明涉及视频图像处理领域，更具体地说，涉及一种基于FPGA的HD-SDI视频处理板。
【背景技术】
[0002]随着社会的发展，人们对视频或图像的要求越来越高，如对高分辨的要求、实时性的要求等，要满足这些要求，必须有足够强大的视频信号采集以及前端处理能力的设备，传统的基于DSP或ASIC等视频板，由于在芯片引脚资源及串行处理机制等限制，在采集视频通道数量及数据的处理能力方面都有很大的瓶颈，无法满足这些要求。
【发明内容】
[0003]本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种基于FPGA的HD-SDI视频处理板。
[0004]本发明解决其技术问题所采用的技术方案是:构造一种基于FPGA的HD-SDI视频处理板。
[0005]在本发明所述的基于FPGA的HD-SDI视频处理板，包括FPGA芯片，所述FPGA芯片包括GTX IP硬核、多通道数据采集模块、图像压缩模块、UDP打包模块、以太网控制器、AXI总线，
[0006]所述GTX IP硬核，用于接收视频信号并输出；
[0007]所述多通道数据采集模块，与所述GTX IP硬核及所述AXI总线通信连接，用于接收所述GTX IP硬核输出的所述视频信号并进行解码得到原始视频数据，且将所述原始视频数据输出至所述AXI总线；
[0008]所述图像压缩模块，与所述AXI总线通信连接，用于接收所述原始视频数据进行压缩，得到视频压缩码流并输出；
[0009]所述UDP打包模块，与所述图像压缩模块连接，用于接收所述视频压缩码流并进行封装，得到封装视频压缩码流；
[0010]所述以太网控制器，与所述UDP打包模块连接，用于接收所述封装视频压缩码流并输出。
[0011]优选地，所述多通道数据采集模块包括SDI解码模块和VDMW模块，所述SDI解码模块与所述VDMW模块通信连接，所述SDI解码模块用于接收所述GTXIP硬核输出的所述视频信号并进行解码得到所述原始视频数据，所述VDMW模块用于将所述原始视频数据输出至所述AXI总线。
[0012]优选地，所述基于FPGA的HD-SDI视频处理板还包括SDI芯片和以太网芯片，所述SDI芯片与所述FPGA芯片通信连接，用于输出所述视频信号至所述FPGA芯片；
[0013]所述以太网芯片与所述以太网控制器通信连接，用于接收所述以太网控制器输出的所述封装视频压缩码流并输出至PC机。
[0014]优选地，所述GTX IP硬核、所述SDI解码模块、所述VDMW模块相等且至少有8个，且所述GTX IP硬核、所述SDI解码模块、所述VDMW模块——对应。
[0015]优选地，所述基于FPGA的HD-SDI视频处理板还包括晶体振荡器和BPI模块，所述晶体振荡器与所述FPGA芯片连接，用于输出时钟信号至所述FPGA芯片。
[0016]所述BPI模块与所述FPGA芯片连接，用于存储所述FPGA芯片的配置电路及用于启动所述FPGA芯片初始化的软件文件。
[0017]优选地，所述FPGA芯片还设置有解密模块，用于对所述配置电路中的比特流进行解密。
[0018]优选地，所述FPGA芯片还包括微处理器，所述微处理器与所述AXI总线通信连接，用于获取所述BPI模块中的软件文件并生成软件运行指令，且将所述软件文件及所述软件运行指令输出至所述AXI总线。
[0019]优选地，所述基于FPGA的HD-SDI视频处理板还包括存储模块，所述FPGA芯片还包括内存控制器，
[0020]所述内存控制器与所述AXI总线通信连接，用于接收所述原始视频数据并控制所述存储模块写入所述原始视频数据，及获取所述软件文件和所述软件运行指令并输出；
[0021]所述存储模块与所述内存控制器连接，用于写入所述原始视频数据并缓存，以及获取所述内存控制器输出的所述软件文件和所述软件运行指令，并运行所述软件文件，以启动所述FPGA芯片的初始化。
[0022]优选地，所述基于FPGA的HD-SDI视频处理板还包括HDMI接口模块，所述HDMI接口模块与所述FPGA芯片连接，用于显示所述原始视频数据，
[0023]所述FPGA芯片还包括显示控制器，所述显示控制器与所述AXI总线通信连接，用于通过所述AXI总线获取所述存储模块中缓存的所述原始视频数据并输出至所述HDMI接口模块显示。
[0024]优选地，所述基于FPGA的HD-SDI视频处理板还包括JTAG接口模块和电源芯片，所述JTAG接口模块与所述FPGA芯片连接，用于对所述FPGA芯片进行下载调试；
[0025]所述电源芯片分别与所述FPGA芯片、所述SDI芯片、所述存储模块、所述BPI模块连接，用于将输入电压转化成所述FPGA芯片、所述SDI芯片、所述存储模块、所述BPI模块需要的工作电压并输出。
[0026]实施本发明的基于FPGA的HD-SDI视频处理板，具有以下有益效果:通过FPGA芯片内部的GTX IP模块接收视频信号并输出至多能道数据采集模块，多能道数据采集模块对视频信号进行解码得到原始视频数据通过AXI总线输出至图像压缩模块进行压缩，得到压缩视频压缩码流后通过UDP打包模块进行封装得到封装视频压缩码流，再通过以太网控制器输出，从而在FPGA芯片上完成HD-SDI视频信号的采集、解码、压缩、传输的功能。
【附图说明】
[0027]下面将结合附图及实施例对本发明作进一步说明，附图中:
[0028]图1是本发明基于FPGA的HD-SDI视频处理板的结构示意图。
【具体实施方式】
[0029]如图1所示，图1为本发明的基于FPGA的HD-SDI视频处理板的结构示意图，在本发明的基于FPGA的HD-SDI视频处理板第一实施例中，包括FPGA芯片I，FPGA芯片包括GTXIP硬核101、多通道数据采集模块102、图像压缩模块104、UDP打包模块105、以太网控制器106,AXI总线103。本实施例中，FPGA芯片I采用的是xilinx的XC7K325T-2FFG900芯片，该芯片具有接近900个引脚及300多万门逻辑资源。
[0030]其中，GTX IP硬核101用于接收视频信号并输出。在本实施例中，GTX IP硬核101用于接收HD-SDI高分辨率视频信号，本实施例中，GTX IP硬核至少有8个。
[0031]多通道数据采集模块102与GTX IP硬核101及AXI总线103通信连接，用于接收GTX IP硬核101输出的视频信号并进行解码得到原始视频数据，且将原始视频数据输出至AXI总线103。多通道数据采集模块102包括SDI解码模块1021和VDMW模块1022，SDI解码模块1021与VDMW模块1022通信连接，SDI解码模块1021用于接收GTX IP硬核101输出的视频信号并进行解码得到原始视频数据，VDMW模块用于将原始视频数据输出至AXI总线103。在本实施例中，SDI解码模块1021、GTX IP硬核101、VDMW模块1022的数量相同，均至少有8个，且GTX IP硬核101、SDI解码模块1021、VDMW模块1022——对应。
[0032]图像压缩模块104与AXI总线103通信连接，用于接收所述原始视频数据进行压缩，得到视频压缩码流并输出。在本实施例中，图像压缩模块104可对大尺寸MJPEG格式的图像进行压缩。
[0033]UDP打包模块105与图像压缩模块104连接，用于接收视频压缩码流并进行封装，得到封装视频压缩码流。
[0034]以太网控制器106与UDP打包模块105连接，用于接收封装视频压缩码流并输出。
[0035]本实施例中，进一步地，基于FPGA的HD-SDI视频处理板还包括SDI芯片3，SDI芯片3与FPGA芯片I通信连接，用于输出视频信号至FPGA芯片I。SDI芯片3可对视频信号进行equalize处理，通过equalize处理可调整不同频段视频信号的增益值。本实施例中，SDI芯片3采用的型号是LMH0387SL，有8个，与上述GTX IP硬核101的数量相等，该种型号的SDI芯片3可支持双向最高3G-SDI视频信号处理。利用上述FPGA芯片I内部集成的GTX IP硬核101与SDI芯片3相连来组成8通道的HD-SDI采集接口。
[0036]基于FPGA的HD-SDI视频处理板还包括以太网芯片4，以太网芯片4与FPGA芯片I中的以太网控制器106通信连接，用于接收以太网控制器106输出的封装视频压缩码流并输出至PC机。该PC机可以是笔记本电脑、台式电脑、平板电脑等。本实施例中以太网芯片4采用的是96PIN的M88E1111-96-BCC芯片，支持每秒千兆或者百兆的传输速度，通过16位并行数据接口与FPGA芯片I连接。
[0037]基于FPGA的HD-SDI视频处理板还包括晶体振荡器5，晶体振荡器5与FPGA芯片I连接，用于输出时钟信号至FPGA芯片I。本实施例中，晶体振荡器5采用的是10MHz单端有源晶振，工作电压为3.3V。
[0038]基于FPGA的HD-SDI视频处理板还包括BPI模块6，BPI模块6与FPGA芯片I连接，用于存储FPGA芯片I的配置电路及用于启动FPGA芯片I初始化的软件文件。在本实施例中，BPI模块采用的是镁光的PC28R)0AG18FE，16位位宽，容量128M