基于fpga的视频点对点拼接系统的制作方法
【技术领域】
[0001]本发明涉及视频拼接技术领域，尤其涉及一种基于FPGA的视频点对点拼接系统。
【背景技术】
[0002]拼接行业对视频清晰度要求越来越高，在普通的高清屏上显示4K视频会压缩图像，造成视频?目息丢失。
【发明内容】
[0003]本发明所要解决的技术问题是，提供一种基于FPGA的视频点对点拼接系统，以实现将超高清视频点对点输出到多个高清屏。本发明是这样实现的:
[0004]一种基于FPGA的视频点对点拼接系统，用于将第一分辨率的视频数据点对点输出到若干第二分辨率的屏幕；包括视频转换单元、FPGA单元、DDR缓存单元、视频数据读出单元及输出接口单元；
[0005]所述视频转换单元用于将所述视频数据转换为适应所述屏幕的格式；
[0006]所述FPGA单元用于将转换格式后的视频数据写入所述DDR缓存单元；
[0007]所述视频数据读出单元用于根据所述屏幕的分辨率将所述DDR缓存单元的视频数据划分为与所述屏幕数量相等的若干路视频数据，并读出各路视频数据；
[0008]所述输出接口单元包括与所述屏幕数量相等的输出接口 ；各路视频数据与各输出接口一一对应，各输出接口与各屏幕一一对应；各输出接口用于分别接收各自对应的视频数据，并将其输出到对应的屏幕。
[0009]进一步地，所述第一分辨率为3840*2160 ；
[0010]所述视频转换单元包括第一视频转换芯片及第二视频转换芯片；
[0011]所述第一视频转换芯片用于将3840*2160分辨率中的第I至1920列视频数据转换为适应所述屏幕的格式；
[0012]所述第二视频转换芯片用于将3840*2160分辨率中的第1921至3840列视频数据转换为适应所述屏幕的格式。
[0013]进一步地，所述FPGA单元包括第一 FPGA芯片及第二 FPGA芯片；
[0014]所述第一 FPGA芯片用于将转换格式后的第I至1920列视频数据转换为TTL格式视频数据后写入所述DDR缓存单元；
[0015]所述第二 FPGA芯片用于将转换格式后的第1921至3840列视频数据转换为TTL格式视频数据后写入所述DDR缓存单元。
[0016]进一步地，所述DDR缓存单元包括第一 DDR存储器、第二 DDR存储器、第三DDR存储器及第四DDR存储器；
[0017]所述第一 DDR存储器用于存储第I至960列视频数据；
[0018]所述第二 DDR存储器用于存储第961至1920列视频数据；
[0019]所述第三DDR存储器用于存储第1921至2880列视频数据；
[0020]所述第四DDR存储器用于存储第2881至3840列视频数据。
[0021]进一步地，所述第二分辨率为1920*1080 ;所述屏幕数量为4块；所述视频数据读出单元包括第一视频数据读出模块及第二视频数据读出模块；
[0022]所述第一视频数据读出模块用于从所述第一 DDR存储器读取第I至960列视频数据的上半部分，以及从所述第二 DDR存储器读取第961至1920列视频数据的上半部分，并将两者组成第一路1920*1080视频数据并将其读出；
[0023]所述第一视频数据读出模块还用于从所述第一 DDR存储器读取第I至960列视频数据的下半部分，以及从所述第二 DDR存储器读取第961至1920列视频数据的下半部分，并将两者组成第二路1920*1080视频数据并将其读出；
[0024]所述第二视频数据读出模块用于从所述第三DDR存储器读取第1921至2880列视频数据的上半部分，以及从所述第四DDR存储器读取第2881至3840列视频数据的上半部分，并将两者组成第三路1920*1080视频数据并将其读出；
[0025]所述第二视频数据读出模块还用于从所述第三DDR存储器读取第1921至2880列视频数据的下半部分，以及从所述第四DDR存储器读取第2881至3840列视频数据的下半部分，并将两者组成第四路1920*1080视频数据并将其读出；
[0026]进一步地，所述适应所述屏幕的格式为LVDS格式，所述第一分辨率的视频数据为v-by-one 格式。
[0027]进一步地，所述FPGA单元将所述转换格式后的视频数据写入所述DDR缓存单元之前，还将所述转换格式后的视频数据再次转换为TTL格式视频数据。
[0028]进一步地，所述输出接口为DVI接口。
[0029]进一步地，所述输出接口为HDMI接口。
[0030]与现有技术相比，本发明可实现将超高清视频点对点输出到多个高清屏。
【附图说明】
[0031]图1:本发明基于FPGA的视频点对点拼接系统组成示意图；
[0032]图2:上述基于FPGA的视频点对点拼接系统进一步组成示意图；
[0033]图3:上述基于FPGA的视频点对点拼接系统工作原理示意图。
【具体实施方式】
[0034]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。
[0035]本发明提出的基于FPGA的视频点对点拼接系统用于将第一分辨率的视频数据I点对点输出到若干第二分辨率的屏幕7。这里的点对点输出是指，视频数据每一帧的像素总数等于所有屏幕像素之和，视频数据输出时，每一帧的各像素与所有屏幕像素一一对应，所有屏幕7上的图像共同构成一帧完整的视频图像。如图1所示，该系统包括视频转换单元2、FPGA单元3、DDR缓存单元4、视频数据读出单元5及输出接口单元6。其中:
[0036]视频转换单元2用于将视频数据转换为适应屏幕7的格式；
[0037]FPGA单元3用于将转换格式后的视频数据写入DDR缓存单元4 ;
[0038]视频数据读出单元5用于根据屏幕7的分辨率将DDR缓存单元4的视频数据划分为与屏幕7数量相等的若干路视频数据，并读出各路视频数据。
[0039]图2为上述基于FPGA的视频点对点拼接系统进一步组成示意图。参考图2，输出接口单元6包括与屏幕7数量相等的输出接口 601，各路视频数据与各输出接口 601 —一对应，各输出接口 601与各屏幕7 —一对应，各输出接口 601用于分别接收各自对应的视频数据，并将其输出到对应的屏幕7。
[0040]以下以一具体实施例详细描述本发明:
[0041]在该实施例中，适应屏幕7的格式为LVDS格式，第一分辨率的视频数据I为v-by-one格式。第一分辨率为3840*2160。
[0042]视频转换单元2包括第一视频转换芯片201及第二视频转换芯片202。其中:
[0043]第一视频转换芯片201用于将3840*2160分辨率中的第I至1920列视频数据转换为适应屏幕7的格式；
[0044]第二视频转换芯片202用于将3840*2160分辨率中的第1921至3840列视频数据转换为适应屏幕7的格式。
[0045]FPGA单元3包括第一 FPGA芯片301及第二 FPGA芯片302。其中:
[0046]第一 FPGA芯片301用于将转换格式后的第I至1920列视频数据转换为TTL格式视频数据后写入DDR缓存单元4 ;
[0047]第二 FPGA芯片302用于将转换格式后的第1921至3840列视频数据转换为TTL格式视频数据后写入DDR缓存单元4。
[0048]DDR缓存单元4包括第一 DDR存储器401、第二 DDR存储器402、第三DDR存储器403及第四DDR存储器404。其中:
[0049]第一 DDR存储器401用于存储第I至960列视频数据；
[0050]第二 DDR存储器402用于存储第961至