个4_1MUX、4个可逆D触发器和10个FG门通过一定方式级 联构建4位可逆的通用移位寄存器。可逆的4_2优先编码器由3个MFRG门级联构成。最 后将这些模块综合实现了模逆电路的可逆逻辑设计。
[0035] 基于可逆逻辑门的AES加密系统的模逆电路的时序工作方法如下：
[0036] 步骤1:并行完成以下各项工作，时钟上升沿到来时电路开始工作，既约多项式存 入寄存器MXR，通过3_1MUX选择存入寄存器A3R;待求乘法逆元的多项式存入寄存器BXR， 通过2_1MUX选择存入寄存器B3R;寄存器A2初始化为0，通过3_1MUX选择存入寄存器A2R; 寄存器B2初始化为1，通过2_1MUX选择存入寄存器B2R。
[0037] 步骤2:将寄存器A3R、B3R、A2R、B2R的内容分别装入寄存器A3X、B3X、A2X、B2X。
[0038]步骤3:寄存器A3X、B3X的内容通过2个优先编码器得到deg(A3(x))、 deg(B3 (X))，通过比较器比较两者的大小，若deg(A3 (X))>deg(B3 (X))，即A>B信号有效， 在A>B信号的作用下将移位寄存器B3X和B2X的内容分别左移一位，重复此操作直到 deg(A3 (X)) =deg(B3 (X))时结束；若deg(A3 (X)) =deg(B3 (X))，即A=B信号有效，贝丨J进 行异或操作，即A3X?B3X-A3R、A2X?B2X-A2R;若deg(A3(x))〈deg(B3(x))，^jA3I^P B3R，A2R和B2R的内容交换，gpA3HB3R、A2R< >B2R。
[0039] 步骤4、通过第2、3步的循环计算最终出现A3R的值为1，此时运算结束。输出寄 存器A2X的内容，即为待求多项式b(x)的乘法逆元。
[0040] 本发明中涉及的专业术语和一些重要缩写如下：
[0041 ]AES:AdvancedEncryptionStandard，高级加密标准，一种加密标准；
[0042] NDFG:NovelDFlip_flopGate，新颖的D触发器门，一种可逆逻辑门；
[0043] MFRG:ModifiedFredkinGate，改进的FRG门，一种可逆逻辑门；
[0044] FG:FeymanGate，FG门，一种可逆逻辑门；
[0045] ZRQCl:ZRQC1门，一种可逆逻辑门；
[0046] PG:PeresGate，PG门，一种可逆逻辑门；
[0047] FVG：FourVariableParity-PreservingGate, 一种奇偶保持可逆逻辑门。
[0048]上面结合附图对本发明进行了示例性描述，显然本发明具体实现并不受上述方式 的限制，只要采用了本发明的方法构思和技术方案进行的各种非实质性的改进，或未经改 进将本发明的构思和技术方案直接应用于其它场合的，均在本发明的保护范围之内。
【主权项】
1. 一种基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述模逆运算电路由可 逆寄存器、多路选择器、移位寄存器、优先编码器和比较器级联而成，所述的可逆寄存器中 的MXR寄存器、BXR寄存器、A2寄存器和B2寄存器的输出信号分别经过多路选择器输送至 可逆寄存器中的A3R寄存器、B3R寄存器、A2R寄存器和B2R寄存器，所述的A3R寄存器输出 信号经可逆寄存器A3X寄存器发送至第一优先编码器，B3R寄存器输出信号经移位寄存器 B3X发送至第二优先编码器，所述的第一优先编码器和第二优先编码器输出信号至比较器， 所述的A2R寄存器输出信号至可逆寄存器A2X寄存器，所述的B2R寄存器输出信号至移位 寄存器B2X。2. 根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述 的可逆寄存器由4个可逆D触发器级联构成，上一个可逆D触发器的第一比特输出作为下 一个可逆D触发器的时钟输入。3. 根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述 的可逆移位寄存器由4选1多路选择器、可逆D触发器和FG门级联构成，4选1多路选择器 根据控制端S0、S1的值从4路信号中选择1路输出到可逆D触发器，所述的FG门实现信号 拷贝功能。4. 根据权利要求1或2所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于： 所述可逆D触发器由NDFG门构成，所述的NDFG门的第一比特输入作为时钟信号，第二比特 输入作为可逆D触发器的数据输入端，第四比特输入设置为恒定输入端0,第四比特输出反 馈到第三比特输入。5. 根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述 的优先编码器由3个MFRG门级联构成，第一个MFRG门的第一比特输出和第二比特输出分 别作为第二个MFRG门的第二比特输入和第三个MFRG门的第一比特输入，第二个MFRG门的 第一比特输出作为第三个MFRG门的第二比特输入，第二个MFRG门的第二输比特输出是编 码输出端Y0,第三个MFRG门的第二输出是编码输出端Y1。6. 根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述 的比较器由2个ZRQC1门、2个PG门和1个FVG门级联构成，其中ZRQC1门可实现1位数值 的比较。7. 根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述 的多路选择器由若干MFRG门级联构成，所述的多路选择器包括2_1MUX、3_1MUX和4_1MUX， 所述的2_1MUX是将MFRG门的第一比特输入作为控制端S，第二、第三比特输入分别作为数 据输入端II、10,第三比特输出是选择要输出的数据；所述的3_1MUX由两个MFRG门级联 而成，第一个MFRG门的第三比特输出作为第二个MFRG门的第三比特输入，两个MFRG门的 第一输入比特分别作为控制端S1和S0,第二个MFRG门的第三比特输出是其选择要输出的 数据；所述的4_1MUX由三个MFRG门级联而成，第一个MFRG门的第一比特输出作为第二个 MFRG门的第一比特输入，第一个和第二个MFRG门的第三比特输出依次作为第三个MFRG门 的第三比特输入和第二比特输入，第三个MFRG门的第三比特输出是其选择要输出的数据。8. -种基于权利要求1-7中任一项所述的模逆电路的数据处理方法，其特征在于： 步骤1、时钟上升沿到来时电路开始工作，多项式存入寄存器MXR，通过多路选择器选 择存入寄存器A3R;待求乘法逆元的多项式存入寄存器BXR，通过多路选择器选择存入寄存 器B3R;寄存器A2初始化为0,通过多路选择器选择存入寄存器A2R;寄存器B2初始化为1， 通过多路选择器存入寄存器B2R; 步骤2、将寄存器A3R、寄存器B3R、寄存器A2R、寄存器B2R的内容分别装入寄存器A3X、 移位寄存器B3X、寄存器A2X、移位寄存器B2X; 步骤3、寄存器A3X、移位寄存器B3X的内容通过2个优先编码器得到deg (A3 (x))、deg (B3 (x))，通过比较器比较两者的大小，若deg (A3 (x))>deg (B3 (x))，则A>B信号有效，在 A>B信号的作用下将移位寄存器B3X和移位寄存器B2X的内容分别左移一位，重复此操作直 至ljdeg (A3 (x)) =deg (B3 (x))时结束；若deg (A3 (x)) =deg (B3 (x))，则A=B信号有效，贝丨J 进行异或操作，此时A3X ? B3X-A3R、A2X ? B2X-A2R;若deg(A3(x))〈deg(B3(x))，则寄 存器A3R和寄存器B3R，寄存器A2R和寄存器B2R的内容交换，S卩A3R-?B3R、A2R〇B2R; 步骤4、循环步骤2和步骤3最终计算出寄存器A3R的值为1，此时运算结束，输出寄存 器A2X的内容，即为b(x)的乘法逆元。
【专利摘要】本发明揭示了一种基于可逆逻辑门的加密系统的模逆电路，所述模逆运算电路由可逆寄存器、多路选择器、移位寄存器、优先编码器和比较器级联而成。本发明由于采用了可逆逻辑门设计，并将其运用到AES加密系统中，不仅解决了能耗问题，而且有效地提高了加/解密的效率和安全性，采用此设计的AES加密系统更加安全可靠。
【IPC分类】H04L9/06
【公开号】CN105024806
【申请号】CN201510502423
【发明人】齐学梅, 汤其妹, 杨洁, 叶和平, 朱君茹, 程桂花, 陈付龙
【申请人】安徽师范大学
【公开日】2015年11月4日
【申请日】2015年8月14日