加扰装置及加扰配置方法
【技术领域】
[0001] 本发明涉及通信领域，尤其涉及加扰装置及加扰配置方法。
【背景技术】
[0002] 随着互联网的发展，对带宽的需求呈爆炸式增长。W太网的接口带宽也从IOG到 100G，并向400G/1TG演进。同时为了提高信道的利用率，出现了FlexibleGrid光传送网 (英文；〇pticaltransportnetwork,简称；0TN)技术。FlexibleGridOTN技术是指根据 传输距离、信道质量等信息，光层动态地调整发送带宽。送种可变带宽的光层技术的出现催 生了电层可变带宽接口的需求，灵活W太网（英文；flexibleethernet)技术因此应运而 生。采用灵活W太网技术可W根据对端设备的类型动态配置接口标准，从而增加设备的灵 活性，减少硬件成本和维护成本。
[0003] 在W太网通信协议中，为了保证时钟数据恢复（英文；clockdatarecovery,简 称；CDR)电路工作正常，采用加扰算法保证数据的随机性，W减少0或I连续出现的可能 性。现有加扰算法可W分为顿同步加扰（英文血amesync虹onousscrambling,简称： FSS)、离散采样加扰（英文；distributedsamplescrambling,简称；DSS)、自同步加扰（英 文；selfsynchronousscrambling,简称；SS巧等。按照加扰的作用范围大致可W分为两 种：一种是对所有物理链路（英文；alllane,简称；AL) -起加化如W太网802. 3协议；另 一种是对物理链路（英文；physicallane,简称；PL)独立加扰，如interlaken协议。
[0004] AL加扰相对于化加扰可W降低错误扩展导致跨包的概率。基于AL的加扰方案符 合现有W太网40G/100G标准。但是目前基于AL的加扰算法都是针对固定带宽的接口设计 的，而将加扰引入到可变带宽W太网中时，无法动态适配不同带宽的加扰需求。
【发明内容】
[0005] 本发明实施例提供了一种加扰装置及加扰配置方法，用W实现灵活可配置的可变 带宽W太网加扰。
[0006] 第一方面，提供一种加扰装置，该加扰装置包括；M个加扰电路和M个多路选择器， 所述M个加扰电路通过所述M个多路选择器级联为M级加扰电路，所述M级加扰电路按照 级联顺序包括第0级至第M-I级加扰电路，每级加扰电路用于对S比特进行加扰，M> 1，S > 1，其中：
[0007] 每级加扰电路连接一个多路选择器，所述多路选择器的每一路输入均为加扰状态 字，所述多路选择器的所有路输入中有一路输入被配置为有效，被配置为有效的一路输入 对应的加扰状态字被输出到多路选择器连接的加扰电路W参与加扰运算，其中，第i级加 扰电路连接的多路选择器的输入分别来自于第i级至第M-I级加扰电路的反馈W及第i-1 级加扰电路的前馈，1 <i《N。
[000引结合第一方面，在第一种可能的实现方式中，第0级加扰电路连接的多路选择器 的输入分别来自于第0级至第M-I级加扰电路的反馈。
[0009] 结合第一方面或者第一方面的第一种可能的实现方式，在第二种可能的实现方式 中，所述S为最小数据单元的比特数量。
[0010] 第二方面，提供一种基于前述加扰装置实现的加扰配置方法，该方法包括：
[0011] 获取一个时钟周期输入的待加扰比特的数量；
[0012] 根据一个时钟周期输入的待加扰比特的数量确定用于对所述一个时钟周期输入 的待加扰比特进行加扰的加扰电路的级联级数，并根据所述级联级数确定用于对所述一个 时钟周期输入的待加扰比特进行加扰的K个级联的加扰电路，所述K个级联的加扰电路包 括第一加扰电路至第K加扰电路，所述待加扰比特按照从低比特位到高比特位的顺序由第 一加扰电路至第K加扰电路进行加扰，K表示级联级数，K=N/S，N为一个时钟周期输入的 待加扰比特的数量；
[0013] 对于第一加扰电路连接的多路选择器，将所有路输入中第K加扰电路的反馈设置 为有效、将其他路输入设置为无效，对于第二到第K级加扰电路中的每个加扰电路连接的 多路选择器，将所有路输入中前一级加扰电路的前馈设置为有效、将其他路输入设置为无 效。
[0014] 结合第二方面，在第一种可能的实现方式中，所述方法还包括：
[0015] 如果所述一个时钟周期输入的待加扰比特的数量为S，则选取一个加扰电路，并针 对被选取的加扰电路连接的多路选择器，将所有路输入中所述被选取的加扰电路的反馈设 置为有效、将其他路输入设置为无效。
[0016] 本发明实施例提供的加扰装置中，通过多路选择器对加扰电路进行级联，每级加 扰电路连接的多路选择器的输入来自于本级加扰电路反馈的加扰状态字、本级加扰电路之 后的每级加扰电路反馈的加扰状态字，W及前一级加扰电路前馈的加扰状态字，送样，可根 据一个时钟周期输入的待加扰数据的比特数量选取用于执行加扰计算的一个或多级级联 的加扰电路，通过配置被选取用于执行加扰计算的加扰电路所连接的多路选择器输入端的 有效状态，W选通相应的加扰状态字传送到加扰电路参与加扰计算。可W看出，本发明实施 例提供了一种灵活可配置的加扰结构，能够根据一个时钟周期输入的待加扰比特的数量选 取相应数量的加扰电路执行加扰计算，通过配置被选取的加扰电路所连接的多路选择器来 使所述被选取的加扰电路使用正确的加扰状态字进行加扰计算，实现了灵活可配置的可变 带宽W太网加扰。
[0017] 第H方面，提供一种加扰装置，该加扰装置包括；加扰模块和反馈模块；
[0018] 所述加扰模块包括第一输入选择器、第一输出选择器W及由R个加扰计算单元级 联而成的R级加扰计算单元，R> 1，其中：
[0019] 所述第一输入选择器用于将第一时钟周期输入的待加扰比特分发到用于对所述 待加扰比特进行加扰计算的一个加扰计算单元或K个级联的加扰计算单元，1 <K《R;
[0020] 每级加扰计算单元用于根据前一级加扰计算单元前馈的加扰状态字或者所述反 馈模块输出的加扰状态字，对分发到本级加扰计算单元的待加扰比特进行加扰；
[0021] 所述第一输出选择器用于将进行加扰计算的加扰计算单元的加扰结果合并为所 述待加扰比特的加扰结果并输出；
[0022] 所述反馈模块包括第二输入选择器、第二输出选择器W及X个反馈计算单元， 1，其中：
[0023] 所述第二输入选择器用于根据所述第一时钟周期输入的待加扰比特的数量，将所 述待加扰比特分发到用于针对所述数量的比特计算加扰状态字的反馈计算单元；
[0024] 每个反馈计算单元用于根据所述第二输入选择器分发的待加扰比特计算加扰状 态字；
[0025] 所述第二输出选择器用于将反馈计算单元计算得到的加扰状态字输出给加扰计 算单元。
[0026] 结合第H方面，在第一种可能的实现方式中，每个加扰计算单元被配置W并行地 对MXS比特进行加扰计算，S为最小数据单元的比特数量，M> 1 ;
[0027] 所述第一输入选择器具体用于；将所述第一时钟周期输入的nXS个待加扰比特 分发到H个级联的加扰计算单元，
[0028] 所述H个级联的加扰计算单元中，最低一级的加扰计算单元具体用于根据反馈计 算单元输出的加扰状态字对分发到本级加扰计算单元的待加扰比特进行加扰计算，其他级 的加扰计算单元具体用于根据本级加扰计算单元的前一级加扰计算单元前馈的加扰状态 字对分发到本级加扰计算单元的待加扰比特进行加扰计算；
[0029] 所述第二输入选择器具体用于；将所述第一时钟周期输入的nXS个待加扰比特 分发到用于针对nXS个比特计算加扰状态字的反馈计算单元；
[0030] 所述第二输出选择器具体用于；将用于针对nXS个比特计算加扰状态字的反馈 计算单元计算得到的加扰状态字输出给所述H个级联的加扰计算单元中的最低一级的加 扰计算单元。
[0031] 结合第H方面或者第H方面的第一种可能的实现方式，在第二种可能的实现方式 中，相邻两级加扰计算单元之间还连接有第一寄存器或第一寄存器组，所述第一寄存器或 第一寄存器组用于将所述相邻两级加扰计算单元中的前一级加扰计算单元计算得到的加 扰状态字延迟Y个时钟周期后输出到下一级加扰计算单元，Y> 1。
[0032] 结合第H方面的第二种可能的实现方式，在第H种可能的实现方式中，每个加扰 计算单元的加扰结果输出端与所述第一输出选择器的输入端之间连接有第二寄存器或第 二寄存器组，所述第二寄存器或第二寄存器组用于将加扰结果进行延迟后输出到所述第一 输出选择器；并且
[0033] 相邻两级加扰计算单元中，前一级的加扰计算单元的加扰结果被延迟的时钟周期 数量相比于后一级加扰计算单元多Y个。
[0034] 结合第H方面或者结合第H方面的第一种至第H种可能的实现方式中的一种，在 第四种可能的实现方式中，所述加扰计算单元包括;M个加扰电路和M个多路选择器，所述M 个加扰电路通过所述M个多路选择器级联为M级加扰电路，所述M级加扰电路按照级联顺 序包括第0级至第M-I级加扰电路，每级加扰电路用于对S比特进行加扰，M> 1，S> 1，其 中：
[0035] 每级加扰电路连接一个多路选择器，所述多路选择器的每一路输入均为加扰状态 字，所述多路选择器的所有路输入有一路输入被配置为有效，被配置为有效的一路输入对 应的加扰状态字被输出到多路选择器连接的加扰电路W参与加扰运算，其中，第i级加扰 电路连接的多路选择器的输入分别来自于第i级至第M-I级加扰电路的反馈、第i-1级加 扰电路的前馈W及所述反馈模块的输出，I<i《N。
[0036] 结合第H方面的第四种可能的实现方式，在第五种可能的实现方式中，一个加扰 计算单元中第M-I级加扰电路计算得到的加扰状态字，被输出到本级加扰计算单元的下一 级加扰计算单元中第0级加扰电路连接的多路选择器的输入端。
[0037] 结合第H方面的第四种可能的实现方式，在第六种可能的实现方式中，一个加扰 计算单元中，每个加扰电路计算得到的加扰状态字经一个寄存器延迟一个时钟周期后反馈 到本加扰电路连接的多路选择器；和/或
[0038] -个加扰计算单元中的每个加扰电路计算得到的加扰状态字经过一个寄存器延 迟一个时钟周期后反馈到所有前级加扰电路连接的多路选择器。
[0039] 结合第H方面的第四种可能的实现方式，在第走种可能的实现方式中，一个加扰 计算单元中，每个加扰电路的待加扰比特输入端与所述第一输入选择器的输出端之间连接 有第H寄存器或第H寄存器组，所述第H寄存器或第H寄存器组用于将待加扰比特进行延 迟后输出到加扰电路；并且
[0040] 相邻两级加扰电路中，前一级的加扰电路的待加扰比特被延迟的时钟周期数量相 比于后一级加扰电路少Y个，所述Y为相邻两级加扰计算单元之间，前一级加扰计算单元前 馈到后一级加扰计算单元的加扰状态字被延迟输出的时钟周期数量。
[0041] 结合第H方面或者结合第H方面的第一种至第六种可能的实现方式中的一种，在 第八种可能的实现方式中，所述X个反馈计算单元中包括至少一个第一反馈计算单元，所 述第一反馈计算单元中包括W个加扰电路和W个多路选择器，所述W个加扰电路通过所述 W个多路选择器级联为W级加扰电路，所述W级加扰电路按照级联顺序包括第0级至第W-I 级加扰电路，每级加扰电路用于对21XS个比特进行加扰，每级加扰电路加扰的比特的数量 相同或不同，W> 1，i为大于或等于0的整数，其中：
[0042] 每级加扰电路连接一个多路选择器，所述多路选择器的每一路输入均为加扰状态 字，所述多路选择器的所有路输入中有一路输入被配置为有效，被配置为有效的一路输入 对应的加扰状态字被输出到多路选择器连接的加扰电路W参与加扰运算，其中，第i级加 扰电路连接的多路选择器的输入分别来自于第i级至第W-I级加扰电路的反馈W及第i-1 级加扰电路的前馈。
[0043] 结合第H方面或者结合第H方面的第一种至第六种可能的实现方式中的一种，在 第九种可能的实现方式中，所述X个反馈计算单元中包括至少一个第二反馈计算单元，所 述第二反馈计算单元包括L级加扰电路，所述L级加扰电路中至少有一级加扰电路由Ll 个加扰电路通过Ll个多路选择器并联构成，所述L级加扰电路中其余级加扰电路用于对 21XS个比特进行加扰，W> 1，i为等于0或大于0的整数，n为大于或等于0的整数，L> 1，1《Ll<L，其中；
[0044] 并联的加扰电路中的每个加扰电路连接一个多路选择器，并联的加扰电路连接的 所有多路选择器中；每个多路选择器的每一路输入均为加扰状态字，每个多路选择器的所 有路输入中有一路输入被配置为有效，被配置为有效的一路输入对应的加扰状态字被输出 到多路选择器连接的加扰电路W参与加扰运算，其中每个多路选择器的输入分别来自于自 身连接的加扰电路的反馈、本级加扰电路的所有后级加扰电路的反馈W及本级加扰电路的 前一级加扰电路的前馈；
[0045] 除所述并联的加扰电路W外的每级加扰电路连接一个多路选择器，所述除并联的 加扰电路W外的所有级加扰电路连接的多路选择器中；每个多路选择器的每一路输入均为 加扰状态字，所述多路选择器的所有路输入中有一路输入被配置为有效