一种m序列并行产生方法和装置的制造方法
【技术领域】
[0001] 本发明涉及通信领域，更具体地，本发明涉及一种M序列并行产生方法和装置。
【背景技术】
[0002] M序列是最长线性移位寄存器序列的简称，是一种伪随机序列、伪噪声（PN)码或 伪随机码。可以预先确定并且可以重复实现的序列称为确定序列；既不能预先确定又不能 重复实现的序列称随机序列；不能预先确定但可以重复产生的序列称伪随机序列。M序列 被广泛地应用于无线通信扰码技术中。
[0003] 扰码技术是数字通信中常用的技术，其目的可以使信道中传输的数据具有随机 性，从而能够有效避免数据之间的干扰。扰码序列通常由伪随机序列M序列构成。随着移 动通信的发展，传输速率越来越高，所需要的扰码速率也越来越高，而扰码并行化是提高扰 码的产生速率一种很好的解决方案。
[0004] 传统的并行扰码技术主要有查表法，矩阵法，采样法。查表法采用存储器实现 并行化，一个周期为f-l (r是生成多项式阶数）的扰码序列，如果需要并行度为W，那么 ff*(2r_l)也是扰码序列的周期。采用位宽为ff的存储器，存储（2r_l)列，每次提取一列进 行加扰，到最后一列后再循环到第一列。查表法优点是速度快，复杂度低，但是存储开销非 常大，适用于生成多项式阶数较低的场合。但是随着移动通信发展，扰码序列的生成多项式 已经变的更加复杂，比如第四代移动通信LTE中，扰码序列的生成多项式已经达到了 31阶， 查表法已经不再适用。
[0005] 矩阵法采用矩阵状态机转移的方式，通过多个一步转移矩阵的自乘，得到多步转 移矩阵，从而能够一次实现多个状态机的更新，实现了扰码并行化。矩阵法适合基于寄存器 组的硬件实现。然而，虽然矩阵法理论上能够实现任意的并行度，但是由于需要实现矩阵状 态机转移，矩阵法扰码生成装置中某些寄存器单元之间的反馈往往较为复杂，导致生成扰 码字时某些扰码位的延时较长，由于木桶效应，生成整个扰码字的延时也较长，进而导致系 统的整体运行频率降低。当扰码阶数较高（例如31阶的LTE系统的扰码），并行度较高时， 上述缺陷尤为明显。另外，矩阵法也不适合SHffi(单指令多数据）DSP实现，在需要新的扰 码时，往往需要专用的硬件，通用性较弱。
[0006] 采样法是对扰码序列进行采样，将原扰码序列分解为w个抽样序列（即子序列）， 每个抽样序列均设计独立的生成单元，并在同一时钟周期输出一位扰码，这样w个抽样序 列就能够在一个时钟周期输出w位扰码，从而提高扰码生成速率。采样法优点是并行度可 以很高，扰码序列生成速度可以很快，但是每个独立生成单元都需要独立的资源，资源开销 很大，并且每个独立生成单元需要各自计算初始值，这样导致初始值的实现复杂度也较大。
【发明内容】
[0007] 本发明的目的是提供了一种能够克服上述现有技术缺陷的M序列并行产生方法 和装置。
[0008] 根据本发明的一个方面，提供了一种M序列并行产生方法，包括下列步骤：
[0009] 1)获取M序列的递推公式，确定并行度w，输入初始的M序列位；
[0010] 2)同步读取w组已知M序列位作为输入数据，根据递推公式同步进行w路递推计 算，得到原先未知的w个M序列位；其中，一组已知M序列位对应于一路递推计算的递推公 式右侧的各个幂次项；
[0011] 3)记录步骤2)所计算出的w个M序列位并将这w个M序列位同步输出，然后重新 执行步骤2)以计算出下一组的w个M序列位。
[0012] 其中，所述步骤1)中，所述并行度w不大于最大并行度P = r_q，其中r表示所述 递推公式的阶数，q表示递推公式的右侧最高幂次项的序号。
[0013] 其中，所述步骤1)中，所述M序列为LTE协议中的第一 M序列或者LTE协议中的 第二M序列。
[0014] 根据本发明的另一方面，还提供了一种用于实现前述M序列并行产生方法的M序 列并行产生装置，假设M序列的递推公式的阶数为r，递推公式的右侧最高幂次项的序号为 q，则所述M序列并行产生装置包括r个寄存器和w个递推运算单元，其中w不大于最大并 行度P = r-q ;
[0015] r个所述寄存器分别记为：0~r_l号寄存器，每个寄存器均包括输出端、输入端和 时钟端，w个递推运算单元分别记为：0~w-Ι号递推运算单元；
[0016] 其中，所对应幂次项系数不为0的第i~i+q号寄存器的输出端与第i号寄存器 的输出端同时接入到第i号递推运算单元的输入端，第i号递推运算单元用于完成第i路 递推公式的运算，且第i号递推运算单元的输出端连接第i+r-w号寄存器的输入端，形成第 一组反馈连线，其中i是〇至w-Ι的整数枚举；
[0017] 第j+w号寄存器的输出端连接第j号寄存器的输入端，形成第二组反馈连线，其中 j是0至r-w-l的整数枚举。
[0018] 其中，所述0~w-Ι号寄存器的输出端作为M序列位的输出端。
[0019] 其中，所述0~w-Ι号寄存器每个周期并行输出w位M序列码。
[0020] 根据本发明的又一方面，还提供了另一种方法M序列并行产生方法，所述M序列并 行产生方法基于具有SHffi结构的向量DSP实现，其中，M序列的递推公式的阶数为r，递推 公式的右侧最高幂次项的序号为q，则DSP中向量指令的向量长度为w，w不大于最大并行 度P = r-q，其中，r、q、w均为自然数；
[0021] 所述M序列并行产生方法包括下列步骤：
[0022] 1)通过多次向量读取指令分别从内存中读取w组已知M序列位至至少两个读入数 据向量寄存器，其中，每个所述读入数据向量寄存器接收w个已知M序列位；
[0023] 2)然后通过向量异或操作指令对所述的至少两个读入数据向量寄存器中的数据 进行异或操作得到w个新M序列位，并将向量异或操作结果写入输出数据向量寄存器；
[0024] 3)通过向量存储指令将输出数据向量寄存器的数据缓存至内存中的相应位置，然 后返回步骤1)，开始进行下一组M序列位的计算。
[0025] 其中，所述M序列为LTE协议中的第一 M序列或者LTE协议中的第二M序列。
[0026] 其中，所述步骤3)还包括：在通过向量存储指令将输出数据向量寄存器的数据缓 存至内存中的相应位置的同时，将内存中所缓存的w个M序列位输出。
[0027] 与现有技术相比，本发明具有下列技术效果：
[0028] 1、本发明的M序列生成方案并行度较高，反馈简单，初始化简单，既适合硬件实现 也适合基于DSP的软件实现。
[0029] 2、本发明的M序列生成方案特别适合于高速率，高并行度，高阶数的扰码生成。
【附图说明】
[0030] 图1是M序列并行产生方法示意图；
[0031] 图2示出了根据本发明一个实施例所提供的一种扰码序列并行产生装置的结构 示意图；
[0032] 图3示出了该装置根据本发明另一个实施例所提供的一种扰码序列并行产生装 置的程序指令执行示意图。
【具体实施方式】
[0033] 现有技术中，扰码序列既可以串行生成，也可以并行生成。而在串行生成技术中， 通常是基于递推公式，用已知的扰码位来对推未知的新的扰码位，并将新的扰码位逐个输 出。本案发明人对串行扰码的递推公式进行深入研究，将递推公式转用于并行扰码序列生 成装置，进而提出了一种并行扰码序列生成方案，相对于传统的并行扰码技术，该方案