同步信号的帧格式如图5所示。
[0061]2.2当线路的传输时延相比时钟要求精度可以忽略时，广播式同步还可以通过主节点广播周期的同步脉冲来实现，即主节点在约定间隔时间(比如整秒、整分、整时等)的时刻对所有从节点广播一段连续的同步脉冲信号，从节点收到同步脉冲后，将本地对应的时间(比如整秒、整分、整时等)时钟和主节点对齐，周期性的执行此过程可实现时间同步。
[0062]图6所示了主节点只广播同步脉冲信号(脉冲宽度选择非通讯波特率的时间即可，作为时间同步标志，而且不影响节点间正常的数据包通讯)的实现过程，此方式只能实现整秒、分、时等约定间隔的时间同步。要注意主节点同步信号脉冲宽度要大于采样时钟脉冲宽度。
[0063]图6中主节点在to(可选任意时刻，只需要约定好固定的同步脉冲发送间隔T，方便起见最好选取整秒、整分、整时等)时刻广播发出同步信号，从节点在时刻确认收到主节点同步脉冲直接对从节点时钟进行同步控制，周期性的执行此操作可以实现简单的时间同步。
[0064]各个节点由MCU和FPGA构成来实现。FPGA对上述的时钟同步报文或脉冲进行采样，能高精度获取同步信号发送、接收的准确时刻。M⑶或FPGA通过各个报文发送、接收时刻计算出传输时延或主从时间偏移来完成主从节点时钟同步。
[0065]图7为节点的两种典型实现方式示意图，图中两种主从结构网络中虚线部分表示可选项。第一种如图7(a)所示，将总线链接物理模块(如:RS485/422/232/CAN总线电平转换模块等)、FPGA模块和MCU (为选择项)模块串联起来，通过FPGA收发报文并在收发报文时候读取本地时钟并标记上收发的时间戳，同时FPGA在收到信号后解调信号组成信号帧并进行延迟解算和对系统时钟进行调整控制，或将收发获取的时间戳发送给MCU，由它来进行时间偏差和传输延迟解算处理，并进行系统时钟调整。第二种如图7(b)所示，FPGA监听M⑶的收发报文，只提取报文收发的时间戳并发送给MCU，MCU模块负责用于数据的收发组帧，通过读取FPGA提取的时间戳解算出时间偏差并本地时钟进行调整控制。本地时钟的调整控制分为两种方式:一种为时钟调整，不仅对系统时间调整，并且对系统时钟的频率和相位进行修正，实现全过程高精度同步；另一种为时间调整，只在固定同步周期内对系统时间进行修正，对系统运行中的精确时钟节拍同步不做要求。
[0066]图8所示了FPGA采用应答式和广播式对收发信号或脉冲的时间戳提取过程，FPGA模块负责各个节点信号帧的收发并记录各个信号帧的离开或到达时刻。在应答式同步机制中，如图8(a)所示，FPGA在to时刻确认检测到数据包起始位的下降沿，则FPGA立刻获取并记录时间戳。同理图8(b)中的同步脉冲时间戳的提取和图8(a)类似，FPGA在检测到一个同步脉冲上升沿的时候立刻获取并记录时间戳。FPGA可以准确的读出每条信息的收发时间，其精度取决于FPGA内部的时钟晶振的精度，晶振精度越高，FPGA读取的收发时间戳越精确。
[0067]上述的对实施例的描述是为便于本技术领域的普通技术人员能理解和应用本发明。熟悉本领域技术的人员显然可以容易地对上述实施例做出各种修改，并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此，本发明不限于上述实施例，本领域技术人员根据本发明的揭示，对于本发明做出的改进和修改都应该在本发明的保护范围之内。
【主权项】
1.一种主从结构多节点网络的时间同步方法，其特征在于: 在考虑传输时延的情况下，通过应答式同步机制采样获取主从节点在各自时钟下关于同步报文的发送时刻和接收时刻以及关于传输时延测量请求报文的发送时刻和接收时刻，并对这些时刻标记上不同的时间戳以解算出主从节点之间的同步时延;根据所述的同步时延对主从节点各自时钟的时刻、频率以及相位进行调控，以实现网络中所有节点高精度的时间同步； 在不考虑传输时延的情况下即传输时延相比时钟精度要求可以忽略时，通过广播式同步机制采样获取主节点在本地时钟下关于同步报文的发送时刻以及从节点在本地时钟下关于同步报文的接收时刻，并对这些时刻标记上不同的时间戳以解算出主从节点之间的同步时延;根据所述的同步时延对主从节点各自时钟的时刻、频率以及相位进行调控，以实现网络中所有节点高精度的时间同步;或者通过周期性广播同步脉冲来实现，即主从节点约定好同步脉冲的发送间隔，从节点每次收到主节点发送的同步脉冲后将本地时钟与主节点时钟对齐，周期性地执行此过程以实现网络中所有节点高精度的时间同步。2.根据权利要求1所述的时间同步方法，其特征在于:在考虑传输时延的情况下，主从节点之间的同步时延包括传输时延、发送响应时延、接收响应时延以及主从节点之间的时钟偏差;在不考虑传输时延的情况下，主从节点之间的同步时延即为主从节点之间的时钟偏差。3.根据权利要求1所述的时间同步方法，其特征在于:所述同步脉冲的发送间隔为整秒、整分、整时或其他约定间隔。4.根据权利要求1所述的时间同步方法，其特征在于:采用FPGA来实现对主从节点关于同步报文发送时刻和接收时刻的采样工作、关于传输时延测量请求报文发送时刻和接收时刻的采样工作以及不同时间戳的标记工作;采用FPGA或MCU来实现同步时延的解算工作以及对主从节点各自时钟的时刻、频率以及相位的调控工作。5.根据权利要求1所述的时间同步方法，其特征在于:在考虑传输时延的情况下，通过以下算式解算主从节点之间的同步时延:Tm2s = De lay+Off set Delay = 0.5(TSl-TMl+TM2-TS2) Offset = 0.5(TS1-TM1-TM2+TS2) 其中:Tm2s为主从节点之间的同步时延，Of f s e t为从节点时钟相对于主节点时钟的偏移量，De lay为主从节点之间上下行的链路平均时延，TMl为主节点时钟下同步报文发送时刻对应的时间戳，TSl为从节点时钟下同步报文接收时刻对应的时间戳，TS2为从节点时钟下传输时延测量请求报文发送时刻对应的时间戳，TM2为主节点时钟下传输时延测量请求报文接收时刻对应的时间戳。6.根据权利要求1所述的时间同步方法，其特征在于:在不考虑传输时延的情况下，通过以下算式解算主从节点之间的同步时延:Tm2s = Offset = TSl-TMl 其中:Tm2s为主从节点之间的同步时延，Of f Set为从节点时钟相对于主节点时钟的偏移量，TMl为主节点时钟下同步报文发送时刻对应的时间戳，TSl为从节点时钟下同步报文接收时刻对应的时间戳。
【专利摘要】本发明公开了一种主从结构多节点网络的时间同步方法，其针对网络的各个节点物理上通过有线进行连接，节点间的通讯可采用RS485、RS422、RS232、CAN总线等方式，设计了两种时钟同步机制：一种是应答式机制，另一种是广播式机制。本发明通过FPGA时钟采样可以得到各个报文发送和接收的准确时刻；通过应答式同步方式计算传输平均时延和主从时钟偏移，之后加以补偿时间精度可以达到纳秒级的高精度时间同步；通过广播式同步方式，在忽略通道传输时延的条件下可以达到较高精度的时间同步。
【IPC分类】H04J3/06
【公开号】CN105680975
【申请号】CN201610126965
【发明人】徐元欣, 刘阳曦, 刘陈展, 俞俊涛, 毛佳, 辜一帆, 余睿, 王曰海
【申请人】浙江大学
【公开日】2016年6月15日
【申请日】2016年3月7日