专利名称：减少串音用的容性迹线耦合的制作方法
技术领域：
本发明涉及一种经改进的平面电子器件，例如印刷电路板，该器件利用了其相应主表面上独特的电路迹线图形来减少串音，从而改进了器件内和与器件连接的接插件中的效能。串音问题在高频传输的应用中特别严重。这种串音问题会发生在传输电缆、连接硬件(例如电气接插件)或发生在一般将起码一对串联的电气接插件在电气上互连起来的电路组件上。
在扭绞线对局域网(LAN)应用中使用的电气接插件中，串音主要是由各端子或导体之间容性耦合的不平衡引起的。减少串音最常用的方法是在改变某些导体之间的电容的基础上进行的。这可用以下两种方法的一种来完成或者按不同寻常的方式改变导体的走线，如美国专利5,186,647和5,362,257(后一个专利转让给本发明的受让人)中所教导的那样；或者在某些导体之间加上小电容值。后一种方法由本发明的发明人之一公开在美国专利5,341,419中，且已就该发明申请专利权，该专利也转让给本发明的受让人。总之，两种方法经常是同时使用的。
在改变走线的方法中，将要求较大耦合度的一些导体移近一些，而将要求较小耦合度的导体再分开一些。这可以通过下列作法来完成将各导体的尾部“扭弯”；令印刷电路板上各迹线的走线彼此更靠近一些，或在另一迹线的上面走线，或甚至增大和/或缩小某些导体的大小。美国专利5,299,956教导了改变走线法最新的一种作法，即改变各电路迹线或路径在印刷电路板上的走线。
上述现有技术的方法还可以通过只增加离散电容器或通过从主导体通路引出另一导体分路来增加额外的电容值。这个附加的导体接着就可以如改变走线的方法一样使其在另一导体上面走线或毗邻另一导体走线。实际上，有时候很难确切地确定什么场合下不用某一种方法而开始使用另一种方法。美国专利5,326,284教导了一种印刷电路板(PCB)组件和接插装置，其中起码两对导体通路沿PCB配置。这种PCB组件一对导体的第一个导体与另一对导体的第二个导体之间的接插装置采用寄生感性耦合的方式，电路构件或PCB的一对导体的第一个导体与另一对导体的第二个导体之间有一个感性补偿装置。总之，上述电容器实质上是从相应的导体通路引出的分路板。
本发明提供一种不同的减少串音的方法，具体作法是按独特的配置方式将毗邻的各对导体的电路迹线或路径安排在平面电子器件例如印刷电路板的不同主表面上。从下面的说明，特别是结合附图阅读这些说明时可以清楚了解上述方法的具体作法。
本发明涉及一种平面电子器件，例如印刷电路板(PCB)，该电子器件采用容性迹线耦合来减少其在电气上所互连的一对接插件之间的串音。所述器件有一个绝缘板，绝缘板的第一主表面和第二主表面由彼此间隔一段距离的平行平面形成，沿相应的主表面上敷有多对导电的电路迹线或电路路径。这里所进行的改进是将相间的各迹线对配置在第一主表面上，其余的迹线对则配置在第二主表面上。此外，第二表面上给定的导电迹线或路径对有起码所述导电迹线线的一部分长度那么长在垂直方向上与第一表面上毗邻的导电迹线对对齐。导电迹线或路径经过如此配置后，所述器件就符合了电容器的定义，而无需引用分立的容性元件。
现在参看附图举例说明本发明的一些实施例。附图中
图1是一对电气接插件实例的部件分解图，这对接插件与平面电子器件(例如印刷电路板)接合时通过电气迹线组成的电路图形在电气上互连起来，由于所述沿印刷电路板的电路图形而提高了器件的效能，即减少了毗邻的所述电气迹线对之间的串音。
图2和图3分别为本发明的印刷电路板电路图形最佳实施例的顶部表面和底部表面的透视图；图4是本发明最佳实施例印刷电路板的平面图；图5是沿图4的5-5线截取的剖视图，示出了顶部表面与底部表面上某些迹线之间的排列关系；图6是图1印刷电路板的部件分解顶透视图其中沿顶部表面和底部表面的电路迹线画成与电路板间隔一段距离，以便进一步说明各电路迹线如何配置得使其达到减少串音的效果，从而提高与其接合的电气接插件的效能；图7是本发明第二实施例的顶视图，示出了顶部表面上以实线画出的迹线和底部表面上以虚线画出的迹线；图8是图7第二实施例的部件分解透视图，其中沿顶部表面和底部表面的各迹线如图6的形式那样画成与电路板间隔一段距离。
本发明的最佳实施例涉及一种经改进的平面电子器件，例如印刷电路板，该电子器件能减少其内部和与其接合的一对电导体内的串音。图1是应用本发明的器件10和与该器件电气接合的一对电气接插件12、14的一个实施例。虽然这里的应用实例示出的是印刷电路板边缘连接式接插件12和表面安装式的模块式插座14，但不言而喻，同样也可以使用不同的多个接插件而不致脱离本发明的精神实质和范围。但为方便起见，以下的说明会就起码一个印刷电路板边缘连接式插接件(这是本技术领域所周知的)进行说明，着重说明平面电子器件10的导电迹线或路径图形16。这种边缘连接式接插件是众所周知的。简单说来，这种接插件有一个通常为长方形的外壳15。外壳中具有多个触点或端子，外壳上有一个卡缘承接槽口17，印刷电路板或电路卡即插入该槽口中与所述各触点或端子电接合。
从几个附图中可以看到，平面电子器件10的平面本体18有一个主表面或顶部主表面20和一个下主表面或底部主表面22，两个主表面彼此平行。器件10用于表面安装式时可以有多个镀通孔24供承接准备与器件连接的电气接插件的互补信号插脚26之用。此外还可以设安装孔28，供承接接插臂30用，这是本技术领域周知的供表面安装用的系统。
至于图1～6的最佳实施例的器件10，沿器件边缘34配置有多个导电片32，与镀通孔24相隔一段距离，边缘34可插入互补插件12中与接插件12电接合。各导电片32与镀通孔24之间设有多个导电迹线或路径16。
为便于理解本发明，各导电片32从一侧边缘至另一侧边缘编以1-1a-2-2a-3-3a和4-4a的编号，一般的设计是由四对导电片组成。在此实施例中，来自导电片1-1a的迹线16(1-1a)沿上表面20配置，来自导片2-2a的迹线16(2-2a)则通过镀通孔36沿下表面22配置(见图5)。此外，例如沿上表面20的起码一个迹线16(1a)在其路径一部分范围在垂直方向上与沿下表面22配置的迹线16(2a)(见图3)对齐。同样，迹线16(3)也以同样的方式在垂直方向上与迹线16(4a)对齐。这样，在各情况下，虽然图中示出的电路迹线或路径图形不同，但来自给定迹线对的导电迹线与来自毗邻迹线对的起码一个迹线在垂直方向上对齐，即为绝缘体18的厚度所隔开。在图6的单一部件分解图中，可以清楚看到这种对齐排列情况。
这种减少串音的方式与现有技术的完全不同，现有技术减少串音时须要加上容性元件或离散迹线，或者将各导电迹线对混合或搀和起来。应该指出的是，从附图的最佳实施例可以看到，给定迹线对的迹线完全只处在绝缘体18的一个表面上。但这些迹线的其中一个可能开始时从另一侧引出，再通过中间镀通孔继续引到具有该给定对的另一个迹线的另一侧。现在参看图7和图8的实施例。再注意卡片边缘迹线40从左至右的编号1-1a-2-2a-3-3和4-4a，应该指出的是，从迹线40(1a)引出的导体42开始时是沿平面构件下表面敷设的。然后通过镀通孔44引到上表面。来自毗邻导体对的导体42(2a)完全只处在导体42(1a)的一部分的下面并与该部分非阻性接触。可以看到，导体42(2)也以同样的方式处在导体42(4a)路径一部分的下面，这里，使器件可以通过容性耦合以达到减少串音的效果，这个关键性特点是由于使来自毗邻电路迹线对的各迹线在垂直方向上对齐产生的。
权利要求
1.一种平面电子器件(10)，采用容性迹线耦合来减少器件内和器件所电互连的一对接插件(12，14)内的串音，所述器件(10)有一个绝缘板(18)，绝缘板(18)具有由两平行平面形成的第一表面(20)和第二主表面(22)，沿所述主表面敷有多个成对的导电迹线(16)，其特征在于，起码大部分相间的所述迹线对(16-1，16-1a，16-3，16-3a)配置在所述第一主表面(20)上，其余的所述迹线对(16-2，16-2a，16-4，16-4a)起码一部分配置在所述第二主表面(22)上，而且所述第二表面(22)上给定的导电迹线对(16-2a，16-4，16-4a)有起码所述导电迹线的一部分长度那么长在垂直方向上与所述第一表面(20)上毗邻的所述导电迹线对(16-1a，16-3，16-3a)对齐。
2.根据权利要求1所述的平面电子器件，其特征在于，所述导电迹线(16)在接插件触点组(24，32)之间延伸。
3.根据权利要求1所述的平面电子器件，其特征在于，一接插件触点组是沿所述器件(10)的边缘(34)供插入卡片边缘式电气接插件(12)的导电片(32)。
4.根据权利要求1所述的平面电子器件，其特征在于，一接插件触点组是金属镀通孔(24)，供承接表面安装式电气接插件(14)之用。
5.根据权利要求4所述的平面电子器件，其特征在于，配备有多组镀通孔(24)，供承接同样的多个表面安装式电气接插件(14)之用。
6.根据权利要求1所述的平面电子器件，其特征在于，所述给定的起码一对导体(16-1，16-1a，42-1a，42-2a)有起码导电迹线的一部分长度那么长彼此平行配置。
7.根据权利要求6所述的平面电子器件，其特征在于，起码一个导电迹线(42-1a，42-2a，42-3a)若在所述主表面的一部分的范围平行于其对应的导电迹线，则可以横切所述主表面(20，22)为镀通孔(24)所互连的部分。
全文摘要
本发明涉及一种平面电子器件(10)，例如印刷电路板(PCB)，该器件采用容性迹线耦合来减少器件内和器件所电互连的一对接插件(12，14)内的串音。器件(10)有一个绝缘板(18)，其第一主表面(20)和第二主表面(22)由平行平面形成，沿各主表面(20，22)上分别敷有多对导电迹线对(16)。此外，第二表面(22)上给定对的导电迹线(16-2a，16-4，16-4a)有起码所述导电迹线的一部分长度那么长在垂直方向上与第一表面(20)上毗邻对的导电迹线(16-1a，16-3，16-3a)对齐。
文档编号H05K1/02GK1134655SQ95119019
公开日1996年10月30日 申请日期1995年10月27日 优先权日1994年10月28日
发明者B·L·霍夫曼, J·J·费里 申请人:惠特克公司