具有全包覆线的互连体的制作方法
【技术领域】
[0001]本公开内容涉及具有全包覆线的互连体，并且在具体实施例中，涉及包括全包覆导线的铜互连体。
【背景技术】
[0002]随着集成电路特征缩小并且密度增大，诸如影响所观察到的电阻的电阻率等材料属性，展现了相对更明显的效应。另外，随着特征尺寸减小并且密度增大而增大的多个应力，影响了集成电路的可靠性。这些应力包括电、热、机械和环境应力。电迀移是降低半导体可靠性、导致互连失效、并且随着特征尺寸减小尤其是到50nm以下并且功率密度增大而变得相对更显著的现象的示例。电迀移被理解为由于导体中的离子的运动而导致的材料的运输。电迀移可以导致互连体内形成丘或洞，并且最终导致其失效。
[0003]为了降低电迀移和其它应力所诱导的失效，在互连体的制造中使用了耐火金属。然而，耐火金属展现了增大的电阻率并且因此增大的电阻和电阻-电容(RC)延时。为了进一步降低电迀移和其它应力所诱导的失效，已经在包含互连体的层间电介质中的开口的侧壁和底壁上沉积了扩散阻挡层。扩散阻挡层被理解为典型地占用了互连线的横截面面积的小部分。用诸如氮化硅等绝缘体来涂布给定电介质层的表面处所暴露的互连体的部分。然而，使用绝缘帽盖层可以通过增大电容耦合有害地影响线性能。
[0004]因此，随着特征尺寸继续减小，互连体的设计还有改进空间，其中，在一些实例中，重点在于针对诸如导致电迀移和热机械失效的各种应力的互连体RC和电阻两者。
【附图说明】
[0005]结合附图，通过参考本文所描述的实施例的以下描述，本公开内容的上述和其它特征以及其获得方式可以变得更加明显并且更好地被理解，在附图中:
[0006]图1a图示了层间电介质中的全包覆互连线的实施例的俯视图；
[0007]图1b图示了沿线Ib-1b所截取的图1a的截面图；
[0008]图2a图示了层间电介质中的全包覆互连线的实施例的俯视图；
[0009]图2b图示了沿线2b_2b所截取的图2a的截面图；
[0010]图3图示了全包覆互连线的另一个实施例的截面图，全包覆互连线包括互连开口的底部处的双阻挡层，每个阻挡层包括粘合层和扩散层；
[0011]图4图示了形成全包覆互连体的方法的实施例；
[0012]图5a图示了图案化的开口的层间电介质的实施例的截面图；
[0013]图5b图示了包括沉积在其上的扩散阻挡层的图5a的图案化的层间电介质的截面图；
[0014]图5c图示了包括沉积在扩散阻挡层上的粘合层的图5b的层间电介质的截面图；
[0015]图5d图示了包括沉积在层间电介质上并且回流到开口中的互连材料的图5c的层间电介质的截面图；
[0016]图5e图示了包括沉积在互连体和电介质之上的粘合帽盖层的图5d的层间电介质的截面图；
[0017]图5f图示了包括沉积在粘合帽盖层之上的扩散阻挡帽盖层的图5e的层间电介质的截面图；
[0018]图5g图示了在平坦化之后的图5f的层间电介质的截面图；
[0019]图5h图示了形成在电介质衬底之上的牺牲电介质层的截面图；
[0020]图5i图示了形成在电介质之上的互连体的实施例的截面图，互连体之间包括气隙；
[0021]图6图示了形成在层间电介质中的多个互连体的截面的透射式电子显微镜图；
[0022]图7图示了形成在层间电介质中的两个互连的实施例的截面的透射式电子显微镜图；
[0023]图8图示了由以下过程所产生的互连体的电迀移测试的比较结果:在包括钽阻挡层和蚀刻停止帽盖层的开口中电镀铜，由点(A)表示；以及，在包括氮化钽阻挡层、Ta粘合层以及由钽粘合层和氮化钽阻挡层构成的帽盖层的开口中的沉积和回流铜，由点(B)和(C)表示；
[0024]图9图示了由以下过程所产生的过孔和金属互连体的短链的累积概率和电阻的对照:在包括钽阻挡层和蚀刻停止帽盖层的开口中电镀铜，由点(A)表示；以及，在包括氮化钽阻挡层、钽粘合层以及由钽粘合层和氮化钽阻挡层构成的帽盖层的开口中的沉积和回流铜，由点(B)和(C)表示；
[0025]图10图示了在空气环境下300°C的电迀移烘烤测试进行了50小时之后的包括两个铜层的晶片的截面的透射式电子显微镜图像;并且
[0026]图11图示了在空气环境下300°C的电迀移烘烤测试进行了50小时之后的包括两个铜层的晶片的截面的透射式电子显微镜图像。
【具体实施方式】
[0027I本公开内容涉及具有全包覆线的互连体，并且在具体实施例中，涉及包括全包覆导线的铜互连体。如上所述，随着集成电路特征缩小并且密度增大，诸如影响所观察到的电阻的电阻率等材料属性，展现了相对更明显的效应。另外，随着特征尺寸减小并且密度增大而增大的多个应力，影响了集成电路的可靠性。这些应力包括电、热、机械和环境应力。电迀移是降低半导体可靠性、导致互连失效、并且随着特征尺寸减小尤其是到50nm以下并且功率密度增大而变得相对更显著的现象的示例。电迀移被理解为由于导体中的离子的运动而导致的材料的运输。电迀移可以导致互连体内形成丘或洞，并且最终导致其失效。
[0028]为了降低电迀移和其它应力所诱导的失效，在互连体的制造中使用了耐火金属或掺杂的铜作为导体或线。然而，耐火金属展现了增大的电阻率并且因此增大的电阻和电阻-电容(RC)延时。为了进一步降低电迀移和其它应力所诱导的失效，已经在包含互连体的层间电介质中的开口的侧壁和底壁上沉积了扩散阻挡层。扩散阻挡层被理解为典型地占用了互连线的横截面面积的小部分。用密封蚀刻停止体(hermetic etch stop)来涂布给定电介质层的表面处所暴露的互连的部分。密封蚀刻停止体通常包括具有相对较高的介电常数的绝缘体，例如，氮化硅、碳化硅膜或氢化的碳化硅膜。然而，这样的布置可能有害地影响诸如电容等线属性。在解决电迀移的缺点的尝试中，本公开内容涉及互连，并且具体而言涉及包括全包覆线的铜互连体及形成这样的互连体的方法。
[0029]在实施例中，互连体用于连接与集成电路相关联的各种部件。部件包括例如晶体管、二极管、电源、电阻器、电容器、电感器、传感器、收发器、接收器、天线等。与集成电路相关联的部件包括安装在集成电路上的部件或连接到集成电路的部件。集成电路为模拟的或数字的，并且可以根据与集成电路相关联的部件，用于诸如微处理器、光电子、逻辑块、音频放大器等多个应用中。集成电路可以用作用于在计算机中执行一个或多个相关功能芯片组的一部分。
[0030]图1a和图1b分别图示了金属化层的实施例的俯视图和截面图，金属化层包括形成在电介质层106中的开口 104中的全包覆互连线102。全包覆互连线在互连体102的所有侧112上都包括扩散阻挡体108，使得互连体102被扩散阻挡体108环绕。图2a和图2b分别图示了另一个实施例的俯视图和截面图，其中，气隙110存在于全包覆互连体102之间。此外，互连线102在互连线102的所有侧112上都被扩散阻挡体108环绕。电介质层106支撑互连线102。
[0031 ]在实施例中，电介质层106是层间电介质。可以堆叠两层或更多层的层间电介质以形成集成电路。在本文进一步讨论的一些实施例中，电介质层包括沉积在电介质衬底之上的一个或多个牺牲层。电介质层包括电介质材料，电介质材料被理解为绝缘体但是在电场的施加下被极化。在实施例中，电介质包括低k电介质，S卩，介电常数低于3.9(包括从1.5至3.8的所有值和范围，例如，1.7、1.9、2.1、2.8、2.7等)的材料，3.9是二氧化硅的介电常数。可以从中选择电介质材料的非限制的示例包括:氟掺杂二氧化硅、碳掺杂氧化物(即，碳掺杂二氧化硅)、有机硅酸盐玻璃、碳氧化硅、氢化碳氧化硅、多孔二氧化硅、以及有机聚合物电介质，例如，聚酰亚胺、聚四氟乙烯、聚降冰片烯、苯并环丁烯、氢倍半硅氧烷和甲基倍半硅氧烷。电介质层可以具有50nm至300nm的范围内的厚度，该范围包括其中的所有值和范围，例如，100]11]1至30011111、100111]1至200111]1等0
[0032]如图所示，互连体102在截面图中为矩形。然而，在各种实施例中，可以假定其它几何图形，例如，正方形、长方形、椭圆形或其变形。互连体由电阻率P小于4.ΟμΩ.cm的材料构成，例如，P在1.ΟμΩ.cm至4.ΟμΩ.cm的范围内。例如，互连体包括铜、由铜组成、或基本由铜组成。如图示，排除任何额外的阻挡层，互连体具有长度L(见图la)、宽度W和高度H，其中，在实施例中，长度展现了互连体的最大维度。在实施例中，互连体具有十分之几微米至几微米的范围内(包括其中的所有值和范围)的长度L、0.020ym至0.ΙΟΟμπι的范围内(包括其中的所有值和范围)的宽度W、以及提供0.5至2.0的高宽比(H/W)的范围内(包括其中的所有值和范