半导体结构的形成方法
【技术领域】
[0001] 本发明设及半导体领域，尤其设及一种半导体结构的形成方法。
【背景技术】
[0002] 随着集成电路高密度的发展趋势，构成电路的器件更紧密地放置在忍片中W适应 忍片的可用空间。相应地，半导体衬底单位面积上有源器件的密度不断增加，因此器件之间 的有效绝缘隔离变得更加重要。
[0003] 浅沟槽隔离（Shallow化ench Isolation,STI)技术具有良好的隔离效果（例如： 工艺隔离效果和电性隔离效果），浅沟槽隔离技术还具有减少占用晶圆表面的面积、增加器 件的集成度等优点。因此，随着集成电路尺寸的减小，器件之间的隔离现主要采用浅沟槽隔 离结构。
[0004] 但是，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。
【发明内容】
[0005] 本发明解决的问题是提供一种半导体结构的形成方法，优化半导体器件的电学性 能。
[0006] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括如下步骤:提供衬 底，包括用于形成核屯、存储电路的第一区域和用于形成外围电路的第二区域;在所述衬底 上形成栅电极膜;在所述栅电极膜表面形成初始硬掩膜;采用第一刻蚀工艺，刻蚀所述初始 硬掩膜，形成硬掩膜并形成贯穿所述初始硬掩膜的开口，所述开口包括位于所述第一区域 的第一开口，W及位于所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口 的线宽;在所述第一开口中填充牺牲层;采用第二刻蚀工艺，刻蚀所述牺牲层和所述第一开 口底部的所述衬底，并沿所述第二开口刻蚀所述衬底，分别在所述第一区域衬底内形成第 一沟槽、在所述第二区域衬底内形成第二沟槽，所述第一沟槽的深度小于所述第二沟槽的 深度;在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。
[0007] 可选的，所述硬掩膜的材料为氮化娃。
[0008] 可选的，形成贯穿所述初始硬掩膜的开口的步骤中，所述第一刻蚀工艺还刻蚀去 除部分所述栅电极膜，形成的开口还位于所述栅电极膜的部分深度内；或者，所述第一刻蚀 工艺还刻蚀所述栅电极膜，形成的开口还贯穿所述栅电极膜。
[0009] 可选的，所述牺牲层的材料为氧化娃。
[0010] 可选的，所述牺牲层的厚度为沸OA至掷:〇A。
[0011] 可选的，在所述第一开口中填充牺牲层的步骤中，所述牺牲层还覆盖于所述第二 开口的侧壁表面和底部表面;所述形成方法还包括:在所述第二刻蚀工艺之前，去除所述第 二开口内的牺牲层。
[0012] 可选的，在所述第一开口内填充牺牲层的工艺为化学气相沉积工艺。
[001引可选的，所述第一沟槽的深度为2000A至2400A，所述第二沟槽的深度为 2(，00Λ 宅 3000A。
[0014] 可选的，所述第一刻蚀工艺为等离子体干法刻蚀工艺;所述等离子体干法刻蚀工 艺的工艺参数包括:刻蚀气体为C&和OT2F2,刻蚀气体的气体流量为lOOsccm至llOsccm，压 强为lOmtorr至ISmtorr，刻蚀功率为500W至600W，刻蚀时间为10s至14s。
[0015] 可选的，所述第二刻蚀工艺为等离子体干法刻蚀工艺;所述等离子体干法刻蚀工 艺的工艺参数包括：刻蚀气体为HBr，刻蚀气体的气体流量为lOOsccm至120sccm，压强为 ISmtorr至ISmtorr，刻蚀功率为550W至650W，刻蚀时间为60s至70s。
[0016] 与现有技术相比，本发明的技术方案具有W下优点：
[0017] 本发明先在第一区域形成贯穿初始硬掩膜的第一开口，在第二区域形成贯穿初始 硬掩膜的第二开口，再在所述第一开口中填充牺牲层，形成所述第一沟槽和第二沟槽的刻 蚀工艺过程中，沿所述第一开口先刻蚀所述牺牲层再刻蚀所述衬底，因此，在所述第一区域 衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽后，可W获得深度较小的第一 沟槽W降低所述第一沟槽的深宽比，避免第一隔离结构在形成过程中产生空隙，从而提高 所述第一隔离结构的形成质量，进而提高半导体器件的电学性能。
[0018] 可选方案中，深度较小的第一沟槽对半导体器件电学性能的影响较小，具有工艺 兼容性。
【附图说明】
[0019] 图1和图2是现有技术半导体结构的形成方法一实施例对应的结构示意图；
[0020] 图3至图10是本发明半导体结构的形成方法一实施例对应的结构示意图。
【具体实施方式】
[0021] 由【背景技术】可知，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的 降低。分析其原因在于：
[0022] 如图1所示，现有快闪存储器的衬底100包括核屯呕巧日外围区Π ，核屯呕I用于形 成特征尺寸较小的器件，外围区Π 用于形成特征尺寸较大的器件。其中，核屯、区I相邻器件 的栅电极层110之间的距离较小，而外围区Π 相邻器件的栅电极层110之间的距离较大，也 就是说，核屯、区I相邻两栅电极层110之间的浅沟槽121的线宽L1，小于外围区Π 相邻两栅电 极层110之间的浅沟槽122的线宽L2。但现有技术核屯、区I的浅沟槽121与外围区Π 的浅沟槽 122具有相同深度H，因此，所述核屯、区I浅沟槽121的深宽比（即浅沟槽121的深度Η与线宽L1 的比值)较大。
[0023] 如图2所示，由于所述核屯、区I浅沟槽121(如图1所示）的深宽比较大，当向所述核 屯、区I浅沟槽121和外围区Π 浅沟槽122(如图1所示）内填充隔离材料时，所述核屯、区I浅沟 槽121内还未填满所述隔离材料，所述核屯、区I浅沟槽121顶部的隔离材料已经闭合，导致所 述核屯、区I浅沟槽121内的隔离材料具有空隙140,后续对隔离材料进行研磨形成核屯、区隔 离结构时后，所述空隙140依旧存在于所述核屯、区I隔离结构中，或者，经过研磨工艺后所述 空隙140被暴露而在所述核屯、区I隔离结构表面形成凹陷，从而影响所述核屯、区I隔离结构 的隔离效果，进而容易引起半导体器件的电学性能的降低的问题。
[0024] 为了解决所述技术问题，本发明提供一种闪存结构的制造方法，包括:提供衬底， 包括用于形成核屯、存储电路的第一区域和用于形成外围电路的第二区域;在所述衬底上形 成栅电极膜;在所述栅电极膜表面形成初始硬掩膜;采用第一刻蚀工艺，刻蚀所述初始硬掩 膜，形成硬掩膜并形成贯穿所述初始硬掩膜的开口，所述开口包括位于所述第一区域的第 一开口，W及位于所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口的线 宽;在所述第一开口中填充牺牲层;采用第二刻蚀工艺，刻蚀所述牺牲层和所述第一开口底 部的所述衬底，并沿所述第二开口刻蚀所述衬底，分别在所述第一区域衬底内形成第一沟 槽、在所述第二区域衬底内形成第二沟槽，所述第一沟槽的深度小于所述第二沟槽的深度； 在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。
[0025] 本发明先在第一区域形成贯穿初始硬掩膜的第一开口，在第二区域形成贯穿初始 硬掩膜的第二开口，再在所述第一开口中填充牺牲层，形成所述第一沟槽和第二沟槽的刻 蚀工艺过程中，沿所述第一开口先刻蚀所述牺牲层再刻蚀所述衬底，因此，在所述第一区域 衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽后，可W获得深度较小的第一 沟槽W降低所述第一沟槽的深宽比，避免第一隔离结构在形成过程中产生空隙，从而提高 所述第一隔离结构的形成质量，进而提高半导体器件的电学性能。
[0026] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0027] 图3至图10是本发明半导体结构的形成方法一实施例对应的结构示意图。
[0028] 参考图3,提供衬底200,包括用于形成核屯、存储电路的第一区域I和用于形成外围 电路的第二区域Π 。
[0029] 所述衬底200的材料可W为娃、错、错化娃、碳化娃、神化嫁或嫁化铜，所述衬底200 还能够为绝缘体上的娃衬底或者绝缘体上的错衬底。本实施例中，所述衬底200为娃衬底。
[0030] 参考图4,在所述衬底200上形成栅电极膜210。
[0031] 所述栅电极膜2