信号发生器及校准信号发生器的方法
【专利说明】信号发生器及校准信号发生器的方法 阳OOU 本发明要求申请日为2014年11月28日，专利号为62/085, 357的美国临时专利 的优先权，该美国专利的全部内容均包含在本发明中。 【技术领域】
[0002] 本发明设及数字电路领域，尤其设及信号发生器及校准信号发生器的方法。 【【背景技术】】
[0003] 信号发生器（signal generator)被普遍用于数字电路领域。例如，一个信号发生 器可用于产生时钟信号W驱动多个电路元件，且其时钟频率应该非常准确。事实上，时钟信 号的时钟频率通常受电路中的一个普通的IR压降（IR-化op)的负面影响。所谓IR压降， 表示所述信号发生器的供电电压（supply voltage)由于有缺陷的导线而被降低了，并且所 述IR压降会导致低的供电电压和时钟频率，运将降低所述信号发生器的性能。因此，有必 要设计一种新的信号发生器用于解决现有技术的上述问题。 【
【发明内容】
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[0004] 本发明提供信号发生器及校准信号发生器的方法。 阳〇化]本发明提供的信号发生器，包括：主环形振荡器，用于产生输出振荡信号，其中，所 述主环形振荡器由电源电压供电，并通过电力网禪接于所述电源电压；W及第一环形振荡 器，用于校准所述输出振荡信号的频率，其中，所述第一环形振荡器与所述主环形振荡器结 构相似或相同，且由所述电源电压供电，并通过所述电力网禪接于所述电源电压。
[0006] 本发明提供的校准信号发生器的方法，包括：通过由电源电压供电的主环形振荡 器产生输出振荡信号，其中，所述主环形振荡器通过电力网禪接于所述电源电压；通过由所 述电源电压供电的第一环形振荡器校准所述输出振荡信号的频率，其中，所述第一环形振 荡器与所述主环形振荡器结构相似或相同，且所述第一环形振荡器通过所述电力网禪接于 所述电源电压。
[0007] 由此本发明实施例通过加入主环形振荡器之外的其他环形振荡器来校准所述主 环形振荡器输出的振荡信号的频率，W得到一个正确的输出振荡频率。 【【附图说明】】
[0008] 本发明可通过阅读随后的细节描述和参考附图所举的实施例被更全面地理解，其 中：
[0009] 图1为依据本发明的一个实施例的信号发生器的示意图。
[0010] 图2为依据本发明的另一个实施例的信号发生器的示意图。
[0011] 图3为依据本发明的一个实施例的输出振荡信号的频率与第一环形振荡器的操 作状态之间的关系示意图。
[0012] 图4为依据本发明的另一个实施例的信号发生器的示意图。
[0013] 图5为依据本发明的另一个实施例的输出振荡信号的频率与第一环形振荡器，第 二环形振荡器，W及第Ξ环形振荡器的操作状态之间的关系。
[0014] 图6为依据本发明的一个实施例的校准信号发生器的方法的流程图。 【【具体实施方式】】
[0015] 图1为依据本发明的一个实施例的信号发生器100的示意图。所述信号发生器 100可为用于数字电路的一个时钟发生器。如图1所示，所述信号发生器100包括主环形 振荡器110和第一环形振荡器120。所述主环形振荡器110由电源电压（power voltage) VDD供电，并用于产生一个输出振荡信号SOUT W用于驱动多个电路元件。所述输出振荡信 号S0UT可为一个时钟信号，例如方波（square)或Ξ角波（triangular wave)。所述主环 形振荡器110通过电力网（power mesh) 105禪接于所述电源电压V孤。更进一步，所述主 环形振荡器110可包括多个振荡元件，例如，反相器（inverter)、与非口（NAND gate), W及 或口（NOR gate)中至少一种。所述电力网105可包括多个导线（未图示），每一根导线用 于将所述主环形振荡器110的相应的振荡元件禪接于所述电源电压V孤。在理想状况下， 所述电力网105为具有零阻抗的理想导体，且来自所述主环形振荡器110的所述输出振荡 信号S0UT是准确的。然而，对于特定的应用，所述电力网105具有阻抗值（例如，所述阻抗 可为100欧~200欧），且所述输出振荡信号S0UT由于所述电力网105的阻抗而被降低。 更进一步，所述电力网105的所述阻抗将引发IR压降，该IR压降将导致较低的供电电压 VDDM和较低的时钟频率。作为举例，初始的输出时钟频率可为800兆赫兹~1200兆赫兹 (800MHz~1200MHz)，基于所述电力网105的阻抗的所述降低后的输出时钟频率可大约为 760兆赫兹~1140兆赫兹（760MHz~1140MHz)。在本发明中，加入所述第一环形振荡器 120且使用该第一环形振荡器120校准所述输出振荡信号S0UT的频率。较佳的，所述第一 环形振荡器120与所述主环形振荡器110结构相似或相同，W便模仿所述主环形振荡器110 的特性。所述第一环形振荡器120也通过所述电源电压VDD供电并通过所述电力网105禪 接于所述电源电压V孤。可理解的是，图中所示的所述主环形振荡器110和所述第一环形振 荡器120的内部结构仅仅为举例，本发明不仅限于此。本发明可通过多个环形振荡器来实 现。所述信号发生器100的详细结构和操作将在后续实施例中进行介绍。
[0016] 在图1所示的实施例中，所述主环形振荡器110至少包括与非口 111、第一反相器 112、W及第二反相器113。在一个可选的实施例中，可通过非口替代所述与非口 111。所述 与非口包括第一输入端（该第一输入端用于接收使能信号EN)、第二输入端和输出端；所述 第一反相器112包括输入端（该输入端禪接于所述与非口 111的所述输出端）和输出端；所 述第二反相器113包括输入端（该输入端禪接于所述第一反相器112的输出端）和输出端 (该输出端禪接于所述与非口 111的所述第二输入端）。所述第二反相器113的所述输出端 用于输出所述输出振荡信号S0UT。当所述使能信号EN为高逻辑电平（也即，逻辑"1")，所 述主环形振荡器110将被开启（en油led)并保持振荡；而当所述使能信号EN为低逻辑电平 (也即，逻辑"〇")，所述主环形振荡器110将截止（dis油led)并停止振荡。所述第一环形 振荡器120与所述主环形振荡器110类似。所述第一环形振荡器同样也至少包括与非口、 第一反相器W及第二反相器。所述第一环形振荡器120和所述主环形振荡器110之间的区 别在于：所述第一环形振荡器120的第一输入端用于接收第一控制信号DPI,而非用于接收 使能信号ΕΝ。当所述第一控制信号DPI为高逻辑电平，所述第一环形振荡器120将被开启 并保持振荡，而当所述第一控制信号DPI为低逻辑电平，所述第一环形振荡器120将截止并 停止振荡。因此，可通过控制所述使能信号EN和所述第一控制信号DPI来确定所述主环形 振荡器110和所述第一环形振荡器120的开启和截止状态。可理解的是，图1中所示出的 环形振荡器的数量可W不受限定，并且，所述主环形振荡器110和所述第一环形振荡器120 中的每一个均可包括一个与非口和任意偶数的反相器（例如，2,4,6,8或10个反相器）。
[0017] 图2为依据本发明的一个实施例的信号发生器200的示意图。图2与图1相近似。 该两个实施例的不同之处在于：信号发生器200还包括处理器230。所述处理器230可用 于监测（monitor)所述主环形振荡器110的输出，并控制所述主环形振荡器110和所述第 一环形振荡器120的输入，W及校准所述输出振荡信号S0UT的频率。所述处理器230可与 所述信号发生器200进行集成，或者为独立于所述信号发生器200的外部元件。上述提及 的使能信号EN和所述第一控制信号DPI可由所述处理器230产生，并且上述提及的输