般为二进制代码；
[0035]设置待调整多路DDS相位为O，频率为频率控制字所对应频点；其中需要说明的是被调整的锁相DDS模块的输出频率要与基准模块的输出频率一致时进行相位调整才能比较准确，同时由于DDS芯片的器件个体存在差异，每个芯片响应时间略有不同，所以每个DDS芯片输出在不同频率时的起始相位不确定，所以在调整相差时需要将每路被调整的DDS芯片输出信号的相位重置到O;
[0036]调整第一路DDS，即开始对第一路锁相DDS模块进行调整；
[0037]接收对应DDS的相差数据，该相差数据即是每路锁相DDS模块与基准模块的相差；
[0038]将DDS相位相对移3度，即移至3度或273度；
[0039]判断相差所在象限并查表调整相差至90±1.4度，具体地，由于不同的锁相DDS模块其功能实现的电路板布局、布线，以及在机箱中的输出口的位置不同，所以整个锁相DDS模块的输出信号相位不仅取决于DDS芯片本身，还取决于硬件实现回路的输出通路特性;进行相位比较时每路锁相DDS模块与基准模块的相差均不同，有的在O?90度内(第一象限)，有的在90?180度内(第二象限)，有的在180?270度内(第三象限)，有的在270?360度内(第四象限)；确定好相差所在的象限后，通过查找表的方法直接将对应相差的频率控制字发送至锁相DDS模块，再用逐次逼近法调整相差至90 ± 1.4度；
[0040]判断待调整多路DDS是否已调整完，若为否，则转至所述接收对应DDS的相差数据步骤继续调整下一路DDS;以前述假定的十路锁相DDS模块为例，先对第一路DDS调整，然后调整第二路DDS，依次循环，直至最后一路DDS调整完。
[0041 ]作为优选实施例，在所述接收频率控制码，确定DDS频率控制字步骤之前还包括步骤:判断启动信号上升沿是否到来，若为是，则相位调整开始。具体地，由于不是实时对相差进行调整，仅是在系统需要时才调整，所以需要一个启动信号，当判断启动信号上升沿到来时，相位调整才开始进行。
[0042]作为优选实施例，在所述接收相差数据步骤之后与将DDS相位相对移3度，即移至3度或273度步骤之前还包括步骤:判断相差是否在线性区，若为否，则移动DDS相位使相差在线性区。具体地，由于相差具有微分特性，即仅在一个极小的区域(如45± 10度或_45± 10度)才是线性的，在其它区域是非线性的，所以调整相位时需要先判断并确保相差在线性区，如果不在线性区，则需要调整DDS芯片的相位将相差调整至线性区，如已在线性区则通过查找表的方法直接将对应相差的频率控制字发锁相DDS模块，再用逐次逼近法调整相差至 90±1.4度。
[0043]本发明提供的微分相位射频移相方法，可用于同时输出多路相关信号，大大降低了硬件设计难度及成本，具有稳定性高、多路输出信号相差小、输出信号频率和幅度调整灵活等优点；同时，微分相位射频移相方法还具有较好的可扩展性，可通过增减锁相DDS模块的数量可以实现任意N路低相差输出，另外还可以通过控制DDS的移相值，实现正交输出或是反相输出等功能。
[0044]请参考图2所示，本发明还公开一种微分相位射频移相系统，包括参考源模块1、基准频率模块2、多路锁相DDS模块3、相位比较模块4和控制模块5;其中，
[0045]所述参考源模块I适于为整个系统提供基准频率信号；
[0046]所述基准频率模块2适于根据所述基准频率信号为多路锁相DDS模块3提供相位基准信号；
[0047]所述多路锁相DDS模块3适于根据所述基准频率信号调整多路相位信号，并在所述控制模块5的控制下，按照上述微分相位射频移相方法将每路锁相DDS模块移至需要的相位，实现多路低相差信号输出；
[0048]所述相位比较模块4适于对所述基准频率模块2和多路锁相DDS模块3的相位进行比较，并将比较后的相差数据传输至所述控制模块5;
[0049]所述控制模块5适于根据所述相差数据及产生的频率控制码，控制所述多路锁相DDS模块3和基准频率模块2的相位、频率和幅度。
[0050]作为具体实施例，请参考图2所示，所述参考源模块I包括顺序连接的恒温控制晶体振荡器11、放大器12、功分器13和分频器14;所述恒温控制晶体振荡器11提供系统所需要的参考时钟信号，经所述放大器12和功分器13后一路直接输出，另一路经所述分频器14后作为所述基准频率模块2、多路锁相DDS模块3和控制模块5的参考时钟。作为一种实施方式，所述恒温控制晶体振荡器11提供的参考时钟信号频率为120MHz，所述分频器14为二分频器，另一路参考时钟信号经所述分频器14后其频率为60MHz，将该60MHz作为所述基准频率模块2和多路锁相DDS模块3中PLL(Phase Locked Loop，锁相环)单元以及控制模块5中FPGA(Field Programmable Gate Array，现场可编程门阵列)单元的参考时钟。
[0051]作为具体实施例，请参考图2所示，所述基准频率模块2中的信号是整个频率源的基准信号，该基准频率模块2包括第一PLL单元21和第一DDS单元22，将所述第一PLL单元21产生的第一频率信号放大的第一放大器23，将所述第一 DDS单元22产生的第二频率信号滤波的第一带通滤波器24，将放大的第一频率信号和滤波的第二频率信号进行下变频的第一混频器25，并对混频后的信号进行滤波的至少一级第二带通滤波器(Band Bass Filter，BPF)和放大的至少一级第二放大器。作为一种实施方式，所述第一 PLL单元21根据60MHz参考时钟产生1900-2200MHz步进为1MHz的信号，与所述第一 DDS单元22产生的300-400MHz信号通过第一混频器25下变频至1500-1800MHZ，然后经过至少一级第二带通滤波器滤波和至少一级第二放大器放大后输出。
[0052]作为优选实施例，请参考图2所示，所述下变频至1500-1800MHZ的信号经过两级第二带通滤波器26和三级第二放大器27后输出，由此可以更好地滤除杂散信号，以及根据需要对两级滤波后的信号进行有效放大。同时根据实际指标要求，合理地选择BPF的频带会大大提高输出信号的杂散抑制，同时也利于所述相位比较模块4准确地检测出基准频率模块2和被移相的锁相DDS模块的相差，保证多路输出的低相差指标。
[0053]作为具体实施例，请参考图2所示，所述多路锁相DDS模块3中的单个锁相DDS模块包括第二 PLL单元31和第二 DDS单元32，将所述第二 PLL单元31产生的第三频率信号放大的第三放大器33，将所述第二 DDS单元32产生的第四频率信号滤波的第三带通滤波器34，将放大的第三频率信号和滤波的第四频率信号进行下变频的第二混频器35，对混频后的信号进行滤波的至少一级第四带通滤波器和放大的至少一级第四放大器，并对滤波和放大处理后的信号进行故障检测的故检器36。作为一种实施方式，所述第二 PLL单元31根据60MHz参考时钟产生2400-2600MHz步进为1MHz的信号，与所述第二DDS单元32产生的300-400MHz信号通过第二混频器35下变频至2000-2200MHZ，然后经过至少一级第四带通滤波器滤波和至少一级第四放大器放大后输出。
[0054]作为优选实施例，请参考图2所示，所述下变频至1500-1800MHZ的信号经过两级第四带通滤波器37和三级第四放大器38后输出，由此可以更好地滤除杂散信号，以及根据需要对两级滤波后的信号进行有效放大。同时根据实际指标要求，合理地选择BPF的频带会大大提高输出信号的杂散抑制，同时也利于所述相位比较模块4准确地检测出基